[发明专利]控制目标模块的写入均衡的电路及其方法

说明书

本发明提供了控制目标模块的写入均衡的电路及其方法，该方法包括以下步骤：在均衡参考表中注册与多个存储器模块的类型相对应的多个数据相关信号参考延迟值；将写入均衡相关信号发送至安装在目标板上的第一类型的存储器模块；检测时钟信号与从安装的存储器模块上的存储器装置接收的多个数据相关信号之间的多个时序偏差；以及根据与安装的存储器模块相对应的数据相关信号参考延迟值，在一个时序偏差处在第一范围以外的情况下，对发送至安装的存储器模块的一个对应的存储器装置的数据相关信号的延迟进行调整。

本申请要求于2014年1月23日向韩国知识产权局提交的韩国专利申请No.10-2014-0008479的优先权，该韩国专利申请的公开以引用方式全部并入本申请中。

技术领域

本文描述的本发明构思涉及一种控制目标模块的写入均衡的技术。

背景技术

随着电子装置变得更加高度集成，会需要高速、低功率和高度集成的半导体存储器装置。为了实现这个目的，开发了尺寸小并且具有沿竖直/水平方向布置的晶体管单元的多层装置。

随着半导体存储器装置尺寸缩小和速度增加，对于交换用于存取数据的信号的时序可能成为问题。具体地说，在存储器系统中，根据时钟信号的频率增大，命令/地址、时钟信号和数据选通信号的时序余量会变得非常紧。例如，在包括存储器控制器和存储器模块的存储器系统中，存储器模块中的存储器装置上的信号线可彼此不同，从而传输至存储器模块中的不同存储器装置的信号可具有不同的时序。

在存储器系统中，具体地说，在其中数据被写入存储器装置的写操作中，执行写入均衡操作以确保时钟信号和数据选通信号在特定时序窗口内到达存储器模块的各个存储器装置。

这里，存储器控制器延迟数据选通信号，从而数据选通信号和时钟信号同时到达存储器装置。

然而，随着操作频率增大，利用写入均衡操作来调整信号时序的能力受限。

例如，在第三代双倍数据速率(DDR3)双列直插式存储器模块(DIMM)中，其结构性特征导致时钟信号与数据选通信号(CK-DQS)之间的时序偏差。由于该时序偏差，为了使写操作稳定，在存储器系统通电时或周期性地执行校准操作(换句话说，写入均衡操作)。

然而，存在校准操作可由于工艺、电压、温度(PVT)变化而失效的可能性。

发明内容

本发明构思的示例性实施例提供了一种写入均衡控制方法，该方法包括以下步骤：在均衡参考表中注册与多个存储器模块的类型相对应的多个数据相关信号(DRS)参考延迟值；将写入均衡相关信号发送至安装在目标板上的第一类型的存储器模块；检测时钟信号与从安装的存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差；根据与安装的存储器模块相对应的DRS参考延迟值，在一个时序偏差处在第一范围以外的情况下，对发送至所述安装的存储器模块的一个对应的存储器装置的数据相关信号的延迟进行调整。

在本发明构思的示例性实施例中，数据相关信号包括指示关联的数据信号的有效性的数据选通信号。

在本发明构思的示例性实施例中，存储器装置包括第三代双倍数据速率(DDR3)同步动态随机存取存储器(SDRAM)。

在本发明构思的示例性实施例中，安装的存储器模块包括无缓冲双列直插式存储器模块(UDIMM)、超薄型双列直插式存储器模块(VLPDIMM)、寄存器式双列直插式存储器模块(RDIMM)或小型双列直插式存储器模块(SODIMM)。

在本发明构思的示例性实施例中，根据目标板的拓扑结构来区分DRS参考延迟值。

在本发明构思的示例性实施例中，当一个时序偏差超过与安装的存储器模块相对应的DRS参考延迟值的25％以上时，通过参照该DRS参考延迟值来调整发送至与第一范围以外的时序偏差相对应的存储器装置的数据相关信号的延迟。