[发明专利]应用于AVS的关键路径拟合电路

说明书

技术领域

本发明属于电力电子技术领域，利用了一种更高效的方式拟合数字负载的关键路径，从而使AVS(Adaptive Voltage Scaling)发挥更好的节能效果，主要应用于低压低功耗领域。

背景技术

伴随着半导体工艺的日新月异，器件的特征尺寸不断缩小，在相同芯片面积上所集成的器件数量成倍增加。虽然芯片内部的供电电压成比例下降，但由于以中央处理器(CPU)、数字信号处理器(DSP)和微控制单元(MCU)等为主的数字逻辑电路工作频率越来越高，芯片单位面积的功耗非但不能降低，反而随着最小线宽的不断减小而急剧增加。为了降低功耗，AVS被提出并予以广泛应用。数字逻辑电路在工作过程中，根据其任务的繁重程度不同，会工作于不同的频率。AVS电路就是要实时监测数字负载的工作频率，找到在该频率下能满足数字负载工作的最低电压，并闭环调节数字负载的供电电压至这个最低值，以达到节约能耗的目的。对于AVS来说，一个至关重要的技术核心就是对数字负载关键路径的拟合。当供电电压变化时，通过检测关键路径的工作情况可以间接反映整个数字负载正常工作与否，因此AVS电路需要用延时链来拟合数字负载的关键路径。为了保证AVS的降压不致使数字负载无法正常工作，现有的技术在拟合关键路径时往往留有较大的延时裕度，这样做虽然有很好的鲁棒性，但是AVS降低功耗的效果被大打折扣。

随着半导体技术的发展，工艺线宽已经入深压微米级和纳米级。由互连线引起的寄生效应所显示的尺寸缩小特性并不与晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的提高，它们变得非常重要。而其中寄生效应的一个主要影响就是导致信号的传播延时增加。由于信号分别在互联线与逻辑门中的延时特性随电压的变化不一致，因此将关键路径中的互连线与逻辑门分开进行模拟就显得十分必要。数字负载在工作的过程中，并不是所有的逻辑块都在同时工作。对于一项特定的任务，其往往只需要进行某几种运算。若运算较为简单，则其关键路径较短，若运算较为复杂，则其关键路径较长。举个例子来说，假如某一数字负载具有加法、乘法、乘累加三种运算功能，该三种运算的延时依次递增。在该负载工作过程中，并不是所有的运算功能都在同时进行，任务一可能只需要加法就能完成，那此时负载的关键路径长度就是加法延时的长度；任务二可能需要加法与乘累加操作才能完成，那此时负载的关键路径长度就是乘累加延时的长度；任务三可能只需要乘法操作就能完成，那此时负载的关键路径长度就是乘法延时的长度。而传统的关键路径拟合都是选择数字负载最长的关键路径，因此当负载进行相对简单的运算时，就相当于有非常大的关键路径延时裕度。这会使AVS电路的降压节能效果大大降低。

发明内容

本发明的目的就是针对已有技术中拟合关键路径的延时链存在较大裕度的问题，提出一种更加高效与精确的拟合方式，从而使AVS的能耗节约效果更加显著。

为实现上述目的及其他相关目的，本发明提供一种应用于AVS的关键路径拟合电路，包括：数控振荡器单元、复位控制逻辑单元、互连线延时单元、逻辑门延时单元、任务选择器单元以及输出缓冲级单元；所述数控振荡器单元接收数字负载工作频率信号，并根据该信号产生与负载频率相同的周期振荡信号，该周期振荡信号分成两路：一路送入复位控制逻辑单元，用于每个周期对互连线延时单元与逻辑门延时单元进行复位，另一路作为输入时钟送入互连线延时单元，经过相当于实际负载互连线的延时后产生输出信号DL-wire；输出信号DL-wire作为第一逻辑门延时单元的输入，任务选择器接收数字负载工作任务控制信号，根据该控制信号选择与负载工作任务关键路径长度相一致的逻辑门延时单元，逻辑门延时单元输出的延时信号送入到任务选择器，任务选择器输出逻辑门延时信号DL-logic，得到关键路径的拟合输出，从而使总输出延时等于实际负载关键路径的延时。

作为优选方式，任务选择器输出逻辑门延时信号DL-logic经过输出缓冲级单元缓冲后，得到关键路径的拟合输出。

作为优选方式，包括依次串联的多个逻辑门延时单元。

作为优选方式，对互连线延时的拟合是针对数字负载内部各模块间进行数据传输的半全局信号线。

作为优选方式，互连线延时单元由中继器、等效互连线电阻R_metal、等效互连线电容C_MIM级联构成。

作为优选方式，所述中继器由反相器进行模拟，其放置的位置与个数与实际数字负载互连线相一致。