[发明专利]半导体结构及内连线结构形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种在半导体装置中，以包含铜为例的内连线结构(如中介窗)的形成方法及半导体结构。

背景技术

在半导体结构中，中介窗是用以连接不同层的导线。在制造过程中,集成电路晶圆可能会产生各种缺陷。为了减少这些缺陷所导致的影响，以及未来可能发生的影响，可先进行预定参数的晶圆测试以确保作业方式。例如，工艺及材料缺点(weakness)可借由在晶片制造的期间或结束时，施加一组应力测试来确定。

应力测试可以帮助控制半导体产品中早期寿命失效的发生率，例如可以模拟产品在中期或长期操作的情形下的影响。借由预期或加强应力的短期的施加，来加速引起边际元件的故障，从其结果来模拟产品在长期操作下的可靠度测试。此概念的一个具体实施方式，被称为高温烘烤或应力迁移烘烤，以辐射能来施加应力，来针对给定的集成电路或元件产生测试可靠度的信息。当产品被稍后分布和投入使用时，典型为150℃-250℃等级的高温可能会产生导致不理想的(suboptimal)性能甚至失效的缺陷。

根据某些情况下，例如内连线结构(如中介窗)耦接到导电层(如铜)，对应于导电层中晶粒的轻微缺陷或隐藏的缺陷可能会导致产品失效的问题,此问题在后续或应力迁移烘烤中会发生或变得更明显。也就是说，在进行应力烘烤之前的性能测试，较不会有产品失效或较少发生产品失效。应力迁移烘烤步骤将导致导电层中的微空位(micro-vacancies)朝这些微空位的聚集处迁移并移动至内连线结构下方，导致内连线结构与导电层之间产生空隙。这样的空隙(例如是空位丛集，vacancyclusters)可能在内连线结构中有电阻的产生；或者在更明显的情况下，导致中介窗的导电通路被阻隔、阻碍或以其他方式抑制，对制造可靠度、效率及成本上有相对不利的影响。

在半导体制造的相关议题中，例如关于内连线结构(例如中介窗)中阻障层与衬底导电结构(例如铜)之间粘着的工艺。不佳的粘着性可能会不可预期地增加中介窗的电阻。

还有一个问题存在于内连线结构(例如中介窗)与导电层(例如铜)之间的接合处，是在处理和可靠度测试期间自然存在于界面的物理应力梯度(physicalstressgradient)。

因此，需要一种不会过度受到空位丛集影响，及可以确保阻障层与铜的良好粘着性以及减少前述物理应力梯度的的内连线结构及内连线结构形成方法。

发明内容

本发明的目的在于，提供一种新的半导体结构及内连线结构形成方法，所要解决的技术问题是使其当内连线结构例如是中介窗时，具有加大基底的形状(enlarged-baseshape)，此加大基底的形状例如是锥形或截头锥形(truncated-cone)或是倒T形。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体结构，其包括：一导电层，位于该半导体结构中；一覆盖层，覆盖该导电层；一介电层，形成于该覆盖层之上；以及一内连线结构，位于该介电层与该覆盖层中，并与该导电层接触，该内连线结构具有一在该介电层处的第一尺寸以及一在该覆盖层处的第二尺寸,以及一在该覆盖层底部处的第三尺寸，该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体结构，其中该第三尺寸较该第二尺寸宽。

前述的半导体结构，其中该第二尺寸较该第一尺寸宽。

前述的半导体结构，其中该内连线结构包括一倒T形的中介窗。

前述的半导体结构，其中该覆盖层包括氮化物。

前述的半导体结构，其中该介电层的材料包括氧化硅、正硅酸乙酯及低介电常数材料中的至少一个。

前述的半导体结构，其中该内连线结构还具有一在介电层的顶面处的第四尺寸，该第四尺寸不小于该第一尺寸。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种内连线结构形成方法，该内连线结构在半导体结构中具有一倒T形，该方法包括以下步骤:提供并设置一导电层于该半导体结构中；沉积一覆盖层于该导电层之上；以一介电层覆盖该覆盖层；进行蚀刻，穿过该介电层及该覆盖层以连接该导电层，该内连线结构具有一在该介电层的底部或底面处的第一尺寸，该蚀刻步骤包括：产生一在该覆盖层的顶部或顶面处的第二尺寸以及一在该覆盖层的底部或底面处的第三尺寸，其中该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。