[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，包括：

多个数据储存区；

第一内部电路，其被配置成将多个控制信号输入至所述多个数据储存区；以及

第二内部电路，其被配置成响应于测试模式信号，来控制测试控制信号的输入定时，并且根据控制的输入定时将所述测试控制信号输入至所述多个数据储存区，

其中，所述第一内部电路包括第一接口，所述第一接口与外部控制器直接耦接并且被配置成从所述外部控制器接收所述多个控制信号，以及

其中，所述第二内部电路包括第二接口，所述第二接口与外部测试器件直接耦接并且被配置成从所述外部测试器件接收所述测试控制信号。

2.如权利要求1所述的半导体存储装置，其中，所述第二内部电路包括：

延迟控制单元，其被配置成响应于所述测试模式信号来控制要输入至所述多个数据储存区中的每个的所述测试控制信号的输入定时。

3.如权利要求2所述的半导体存储装置，其中，所述延迟控制单元响应于所述测试模式信号，以不同的输入定时将所述测试控制信号输入至所述多个数据储存区中的每个。

4.如权利要求3所述的半导体存储装置，其中，所述延迟控制单元包括：

延迟链，其包括串联耦接的多个延迟单元；以及

选择单元，其被配置成响应于所述测试模式信号来选择所述多个延迟单元中的每个输出，并且输出选中的输出至所述多个数据储存区中的每个，

其中，所述延迟链接收所述测试控制信号。

5.如权利要求4所述的半导体存储装置，其中，所述延迟单元是与时钟同步工作的同步延迟单元以及与所述时钟不同步工作的非同步延迟单元中的一个。

6.如权利要求2所述的半导体存储装置，其中，所述延迟控制单元包括：

多个延迟链，所述多个延迟链中的每个包括多个串联耦接的延迟单元；以及

多个选择单元，所述多个选择单元中的每个输出包括在所述多个延迟链的对应一个中的所述多个延迟单元的输出，

其中，所述多个延迟链接收所述测试控制信号。

7.一种半导体存储装置，包括：

多个数据储存区；

正常信号传送路径，其被配置成设定所述多个数据储存区中的每个的操作模式；以及

测试信号传送路径，其被配置成控制所述多个数据储存区，以使得在测试模式下所述多个数据储存区能够以相同的模式执行操作，而在相同的时间所述多个数据储存区彼此执行不同的操作，

其中，所述正常信号传送路径包括与外部控制器直接耦接的第一接口；以及

其中，所述测试信号传送路径包括与外部测试器件直接耦接的第二接口。

8.如权利要求7所述的半导体存储装置，其中，所述正常信号传送路径从所述外部控制器接收多个控制信号，以单独地设定所述多个数据储存区中的每个的操作模式，并且将所述多个控制信号输入至所述多个数据储存区。

9.如权利要求7所述的半导体存储装置，其中，所述测试信号传送路径从所述外部测试器件接收测试控制信号，以设定所述多个数据储存区的操作模式，针对所述多个数据储存区中的每个用不同的延迟量来延迟所述测试控制信号，以及将延迟的测试控制信号输入至所述多个数据储存区中的每个。

10.如权利要求9所述的半导体存储装置，其中，所述测试信号传送路径响应于测试模式信号来确定所述测试控制信号的延迟量。

11.如权利要求10所述的半导体存储装置，其中，所述测试信号传送路径包括：

多个延迟单元，其串联耦接；

选择单元，其被配置成响应于所述测试模式信号来将所述多个延迟单元的输出传送至所述多个数据储存区中的一个。