[发明专利]低功率偏移存储的锁存器

说明书

本发明提供一种低功率存储偏移的CMOS锁存器(140)，其包含例如：共用电流源(IBIAS，图3及图4)，其经布置以对偏移存储相位(504)提供预定偏置电流(例如当SAMPLE信号断言时通过电阻器R0及R1的电流)；及赋能晶体管(M3及M4)，其经布置以将分辨周期(518，当ENABLE信号断言时)期间的分辨偏置电流耦合到相应输入对装置(M1及M2)。所述低功率存储偏移的CMOS锁存器(140)任选地包含电流缩放(参见图4中的M1/M11及M2/M12w/1比例)以提供大于所述偏移存储相位(504)的所述预定偏置电流的分辨偏置电流。

技术领域

本申请案涉及电子电路。

背景技术

电子电路是使用越来越小的设计特征而设计以得到增加的集成度及降低的功耗。此类电子电路的实例包含使用形成于越来越多的集成电路上的逻辑电路及/或存储器结构形成的锁存器。通常，锁存器被用作(例如转换器的)比较器中的最终级，其中所述锁存器经布置以提供信号放大以产生具有最小延迟的逻辑级信号。随着集成电路的设计特征变得越来越小，电子电路的集成度增加越来越需要使用锁存器，所述锁存器具有快速响应时间且最小化形成于集成电路中的电子电路的功耗。

发明内容

上文提及的问题可大部分由低功率偏移存储的锁存系统及方法来解决。例如，低功率偏移存储的CMOS锁存器包含经布置以对偏移存储相位提供预定偏置电流的常见电流源，且包含赋能晶体管，所述赋能晶体管经布置以将分辨周期期间的分辨偏置电流耦合到相应输入对装置。低功率偏移存储的CMOS锁存器任选地包含电流缩放以提供大于偏移存储相位的预定偏置电流的分辨偏置电流。

此发明内容经提交了解其并非用于解译或限制权利要求的范围或含义。此外，所述发明内容不旨在识别所要求的主题的关键特征或本质特征，也不旨在用作辅助确定所要求的主题的范围。

附图说明

图1展示根据本发明的实例实施例的说明性电子装置。

图2是说明常规CMOS锁存器的示意图。

图3是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的示意图。

图4是说明具有根据本发明的实例实施例的缩放偏置电流的低功率偏移存储的CMOS锁存器的示意图。

图5是说明根据本发明的实例实施例的低功率偏移存储的CMOS锁存器的实例转换周期的时序图。

具体实施方式

以下讨论是针对本发明的各个实施例。虽然这些实施例中的一或多者可为优选的，但是所揭示实施例不应被解译或以其它方式用作限制本发明的范围，包含权利要求。此外，所属领域的技术人员将了解，以下描述具有广泛应用且任何实施例的讨论只是意指所述实施例的实例且不旨在暗示本发明的范围(包含权利要求)被限于所述实施例。

某些术语在以下描述及权利要求内使用以指代特定系统组件。如所属领域的技术人员将明白，各种名称可用来指代组件或系统。因此，名称不同但是功能相同的组件之间在本文中不一定有所区别。此外，系统可为又另一系统的子系统。在以下讨论及权利要求中，术语“包含”及“包括”是以开放式方式使用，且因此被解译为意指“包含，但不限于……”。此外，术语“耦合到”或“与……耦合”(等等)旨在描述间接或直接电气连接。因此，如果第一装置耦合到第二装置，那么可通过直接电气连接或通过经由其它装置及连接进行的间接电气连接来进行所述连接。术语“部分”可意指整个部分或小于整个部分的一部分。术语“校准”可包含单词“测试”的含义。术语“输入”可意指PMOS(正型金属氧化物半导体)或NMOS(负型金属氧化物半导体)晶体管的源极或漏极(或甚至例如按照上下文指示的栅极的控制输入)。