[发明专利]半导体装置

说明书

相关申请的交叉参照

本申请基于2014年9月8日提交的日本专利申请No.2014-182332并享受其优先权。该申请的全部内容通过引用包含于此。

技术领域

实施方式一般涉及半导体装置。

背景技术

在功率MOS晶体管(MetalOxideSemiconductortransistor：金属氧化物半导体晶体管)等功率用半导体装置中，要求高耐压及低导通电阻。例如，在沟槽栅型MOS晶体管中，采用提高漂移层的杂质浓度而降低导通电阻的方法。并且优选为，在沟槽栅内在栅极电极之下配置源极电位的场板电极，促进漂移层的耗尽，从而同时实现高耐压化。此外，为了实现半导体装置的高耐压化，漂移层的厚膜化是必要条件，栅极沟槽也设置得较深。其结果，向设置于场板电极与漂移层之间的场绝缘膜施加的漏极电压的分配比例变大，需要提高其绝缘耐压。但是，场绝缘膜的厚膜化会增大晶圆的翘曲，使半导体装置的制造变得困难。

发明内容

实施方式提供高耐压、低导通电阻的半导体装置。

根据一个实施方式，半导体装置具备：第一导电型的第一半导体层；第一电极，设置在所述第一半导体层之上；第二电极，沿着从所述第一电极朝向所述第一半导体层的第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；第三电极，沿着所述第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；以及第二导电型的第二半导体层，在所述第二电极与所述第三电极之间设置在所述第一半导体层上。还具备：第二导电型的第三半导体层，设置在所述第一半导体层与所述第二电极之间、以及所述第一半导体层与所述第三电极之间；第一绝缘膜，设置在所述第二电极与所述第三半导体层的一方之间、以及所述第三电极与所述第三半导体层的另一方之间；第一导电型的第四半导体层，设置在所述第二半导体层上，与所述第一电极电连接；以及第四电极，穿过所述第四半导体层而延伸到所述第一半导体层中，该第四电极与所述第四半导体层、所述第二半导体层及所述第一半导体层之间隔有第二绝缘膜。

根据上述构造的半导体装置，能够提供高耐压、低导通电阻的半导体装置。

附图说明

图1A及图1B是例示实施方式的半导体装置的示意截面图。

图2A～图6B是例示实施方式的半导体装置的制造过程的示意截面图。

图7A及图7B是例示实施方式的变形例的半导体装置的示意截面图。

具体实施方式

参照附图说明实施方式。在附图中，对于相同的部分赋予相同的标记，并适当省略说明，仅说明不同的部分。附图仅为示意，各部分之间的厚度、宽度、以及大小关系等并不一定与实际值相同。即使是对于同一部件的说明，其尺寸和/或比例在不同附图之间也可能不同。

在有些情况下，组件的配置使用图中所示的XYZ轴方向进行说明。X轴、Y轴、Z轴相互正交。以下，将X轴、Y轴、Z轴的方向称为X方向、Y方向、Z方向。另外，在有些情况下，Z方向表示上方，Z方向的相反方向表示下方。

在以下的实施方式中，将第一导电型设为n型、将第二导电型设为p型来进行说明，但是不限于此，也可以将第一导电型设为p型、将第二导电型设为n型。

图1是例示实施方式的半导体装置1的示意截面图。半导体装置1例如是功率MOS晶体管。图1A表示半导体装置1的晶胞(unitcell)的截面构造。图1B将图1A中所示的区域1B扩大表示。

半导体装置1具备n型的第一半导体层(以下称为漂移层10)和设置在漂移层10之上的p型的第二半导体层(以下称为基底层20)。漂移层10例如设置在漏极层13之上。漏极层13是n型杂质浓度比漂移层10高的层。漏极层13例如也可以是n型半导体层，也可以是n型半导体基板。

如图1所示，漂移层10包括第一层15和第二层17。第二层17设置在第一层15之上，第二层17的n型杂质浓度比第一层15高。此外，第二层17的n型杂质浓度比漏极层13低。

半导体装置1具备：第一电极(以下称为源极电极60)、第二电极及第三电极(以下称为场板电极30)、第四电极(以下称为栅极电极50)。

半导体装置1具备多个场板电极30。场板电极30例如沿着漂移层10与基底层20的边界10a在X方向上并列设置。

场板电极30在漂移层10及基底层20的内部沿着Z方向延伸。并且，场板电极30的第一端部30a位于漂移层10中，第二端部30b位于基底层20侧。此外，优选为第一端部30a位于第一层15中。