[发明专利]一种电流切换式的D触发器及五分频电路

权利要求书

1.一种电流切换式的D触发器，其特征在于：第一NMOS晶体管M1的源极接地，第一NMOS晶体管M1的栅极接偏置电压VB，第一NMOS晶体管M1的漏极连接第二NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管M10的源极和第十一NMOS晶体管M11的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极以及第十一NMOS晶体管M11的栅极连接输出端QN，第九NMOS晶体管M9的漏极、第十一NMOS晶体管M11的漏极以及第十NMOS晶体管M10的栅极连接输出端Q，第一电阻R1的一端接QN，第一电阻R1另一端接电源，第二电阻R2的一端接Q，第二电阻R2另一端接电源；

该D触发器的采样与保持功能由时钟信号CLK和控制开关S共同作用：当时钟信号CLK与控制开关S的异或结果为高电平时，D触发器为保持功能；当时钟信号CLK与控制开关S都为高电平或者低电平时，D触发器为采样功能。

2.一种五分频电路，其特征在于：采用五个权利要求1所述的电流切换式的D触发器级联的方式构成，将五个D触发器分别称为第一级D触发器DFF1、第二级D触发器DFF2、第三级D触发器DFF3、第四级D触发器DFF4和第五级D触发器DFF5，具体连接电路为：第一级D触发器DFF1的输入端D和控制开关S连接第五级D触发器DFF5的输出端QN，第一级D触发器DFF1的输入端DN和控制开关SN连接第五级D触发器DFF5的输出端Q；第二级D触发器DFF2的输入端D和控制开关SN连接第一级D触发器DFF1的输出端Q，第二级D触发器DFF2的输入端DN和控制开关S连接第一级D触发器DFF1的输出端QN；第三级D触发器DFF3的输入端D和控制开关S连接第二级D触发器DFF2的输出端Q，第三级D触发器DFF3的输入端DN和控制开关SN连接第二级D触发器DFF2的输出端QN；第四级D触发器DFF4的输入端D和控制开关SN连接第三级D触发器DFF3的输出端Q，第四级D触发器DFF4的输入端DN和控制开关S连接第三级D触发器DFF3的输出端QN；第五级D触发器DFF5的输入端D和控制开关S连接第四级D触发器DFF4的输出端Q，第五级D触发器DFF5的输入端DN和控制开关SN连接第四级D触发器DFF4的输出端QN；第五级D触发器的输出端Q和QN连接电平转换电路，得到最终的分频输出Fdiv_5。