[发明专利]一种高速数据采集系统中的SDRAM控制方法

说明书

技术领域

本发明涉及数据存储领域，尤其是一种高速数据采集系统中的SDRAM控制方法。

背景技术

目前，现有技术中，大量的数据在高速数据采集和存储系统中需要的暂时存储，即相当大的中间缓存，使用SDRAM（Synchronous Dynamic Random Access Memory，同步动态随机存储器）作为数据缓存是一种非常有效的方法。SDRAM作数据缓存不仅具有大容量和速度快的特点，而且在价格和功耗方面也占有很大的优势。但是，由于SDRAM的基本存储单元是基于MOS管（metal oxide semiconductor，场效应管）和电容的，这与SRAM的存储结构有较大差异，因此其控制机制比较复杂。

上述论述内容目的在于向读者介绍可能与下面将被描述和/或主张的本发明的各个方面相关的技术的各个方面，相信该论述内容有助于为读者提供背景信息，以有利于更好地理解本发明的各个方面，因此，应了解是以这个角度来阅读这些论述，而不是承认现有技术。

发明内容

本发明的目的在于避免现有技术中的不足而提供一种高速数据采集系统中的SDRAM控制方法，其可以在高速数据采集系统中实现高速读写。

本发明的目的通过以下技术方案实现：

提供一种高速数据采集系统中的SDRAM控制方法，所述高速数据采集系统包括有SDRAM存储器、时钟模块和由FPGA（Field－Programmable Gate Array 现场可编程门阵列）芯片实现的控制器，所述控制器包括有主状态机和片上锁相环，所述SDRAM控制方法包括以下步骤：

A、利用片上锁相环将时钟模块的输入时钟倍频并移相，使控制器在时钟信号的上升沿对命令进行采样；

B、所述控制器向SDRAM发出预充电命令、刷新命令和模式寄存器装载命令；

C、所述主状态机对SDRAM进行读/写操作，其中SDRAM的写地址采用递增模式连续变化，SDRAM的读地址采用分段模式将一行的数据分段读出。

其中，所述步骤C中SDRAM的读/写操作均采用突发长度为4的突发方式流水读/写。

其中，所述主状态机的刷新方式采用自动刷新模块。

其中，所述SDRAM读命令输入到数据输出延时为2个时钟周期。

其中，所述SDRAM存储器和控制器采用相同的时钟信号。

本发明的有益效果：本发明根据数据采集系统读/写地址生成方式的不同，写地址采用递增模式，读地址采用分段模式，不考虑整页读写，也不考虑随机存取模式，而是只采用突发长度为4的突发方式流水读/写，从而实现数据的高速采集；同时，本发明方法中的接口状态机通过FPGA内部实现，使得其更新和平台转移更方便。本发明作为一种高速数据采集系统中的SDRAM控制方法，可广泛应用于数据存储领域。

附图说明

利用附图对本发明作进一步说明，但附图中的实施例不构成对本发明的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。

图1为本发明高速数据采集系统的硬件结构示意图。

图2为本发明方法的主步骤流程图。

具体实施方式

为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步详细的描述，需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

本发明的核心在于提供一种高速数据采集系统中的SDRAM控制方法，其可可以在高速数据采集系统中实现高速读写。

如图1所示，所述高速数据采集系统包括有SDRAM存储器、时钟模块和由FPGA芯片实现的控制器，所述控制器包括有主状态机和片上锁相环。