[发明专利]快闪存储器位线间缺陷的检测方法

说明书

本发明提出了一种快闪存储器位线间缺陷的检测方法，在对所述快闪存储器进行检测时，对待检测位线施加预定正电压，将所述待检测位线相邻的两个位线电压维持在0V，从而可以通过检测待检测位线与相邻的两个位线之间电流或通过检测待检测位线对应存储单元的阈值电压，精确判断所述待检测位线和相邻的两个位线之间是否存在缺陷，以筛选出制造过程中引入的缺陷问题，提高产品的可靠性。

技术领域

本发明涉及半导体制造及测试领域，尤其涉及一种快闪存储器位线间缺陷的检测方法。

背景技术

快闪存储器(FlashMemory)不断地朝着高集成度和高容量存储单元的方向发展，制作过程引入缺陷的概率也随之提升。在快闪存储器晶圆测试中，对缺陷筛选的相关检测主要包括：编程、擦除、读取等。具体的，对快闪存储器单元进行编程测试时，外接电路对栅极施加正高压，漏极施加正高压；进行擦除测试时，外接电路对栅极施加负高压，阱为正高压，漏极悬空(Floating)；进行读取测试时：外接电路对栅极施加正高压，对漏极施加正低压。此外，还可以采用特殊数据排列的擦写读进行测试，例如全0、全1、棋盘格或随机数形式对快闪存储器晶圆进行测试。测试完成后将测试的结果与基准值(Baseline)进行比较，剔除不符合规定的快闪存储器。

从快闪存储器(NOR型)的可靠性测试失效分析发现，相邻位线(BitLine，BL)之间的缺陷会造成产品级的可靠性问题。然而现有的快闪存储器晶圆测试项目中，棋盘格数据排列只能筛选出较大的缺陷，缺乏有效的对某一区域微小缺陷的筛除。目前筛选方法中两条相邻BL的漏极间不存在电压差，无法有效筛除介质层中存在的缺陷，导致后续使用过程中BL之间或通孔连线之间的漏电，出现可靠性问题。

具体的，请参考图1，图1为快闪存储器阵列的剖面示意图，快闪存储器包括衬底10、形成在衬底10中的隔离层11、形成在衬底10上层间介质层21、形成在层间介质层21内并与所述衬底10相连的通孔连线20、形成在所述层间介质层21上的金属间介质层31以及形成在所述金属间介质层31内并与所述通孔连线20相连的金属连线30。在进行生产中，通常会出现类似金属扩散至层间介质层21中、层间介质层21出现孔洞或者金属连线30出现部分桥连(bridge)的小缺陷，如图1中所示的层介质层缺陷41和金属连线缺陷42等，该类缺陷早期不会造成较大的漏电流，无法被现有的检测方法检测出，并具体定位，然而该类小缺陷会影响快闪存储器的可靠性性能。

发明内容

本发明的目的在于提供一种快闪存储器位线间缺陷的检测方法，能够精确对位线之间的缺陷进行检测，提高检测精度。

为了实现上述目的，本发明提出了一种快闪存储器位线间缺陷的检测方法，包括步骤：

提供快闪存储器，所述快闪存储器包括多个位线；

在对所述快闪存储器进行检测时，对待检测位线施加预定正电压，将所述待检测位线相邻的两个位线电压维持在0V；

检测所述待检测位线和相邻的两个位线之间的电流与基准值比较或将所述待检测位线对应存储单元的阈值电压与基准值比较，判断所述待检测位线和相邻的两个位线之间是否存在缺陷。

进一步的，在所述的快闪存储器位线间缺陷的检测方法中，对所述快闪存储器进行检测为擦除检测。

进一步的，在所述的快闪存储器位线间缺陷的检测方法中，在进行擦除检测时，先将所述快闪存储器所有单元进行擦除，接着对待检测位线施加预定正电压，将所述待检测位线相邻的两个位线电压维持在0V，其余位线不接电压，根据检测结果判断在擦除状态下所述待检测位线和相邻的两个位线之间是否存在缺陷。

进一步的，在所述的快闪存储器位线间缺陷的检测方法中，对所述快闪存储器进行检测为编程检测。