[发明专利]半导体衬底及具有半导体衬底的半导体封装结构

说明书

技术领域

本发明涉及半导体衬底及具有半导体衬底的半导体封装结构。明确地说，本发明涉及用于倒装芯片接合/互连的半导体衬底及具有半导体衬底的半导体封装结构。

背景技术

随着电子行业的快速发展及半导体处理技术的进展，半导体芯片与越来越多的电子元件集成以实现更好的电气性能。因此，半导体芯片具备更多的输入/输出(I/O)连接。为了使半导体封装小型化同时使用具有增加的数目个I/O连接的半导体芯片，用于携载半导体芯片的半导体衬底的接合垫密度应相对应地增加。

然而，半导体封装的小型化还减少半导体衬底上在半导体芯片周围的空间，从而导致进一步需要较高密度的接合垫/焊料。

半导体芯片的电路与半导体衬底的电路之间的互连可借助于凸块/焊料来进行，所述凸块/焊料附接到半导体芯片的接合垫，且接合到半导体衬底的接合垫上的相对应的互连凸块/支柱。然而，对于倒装芯片封装，当接合垫密度高时，可能难以在半导体芯片与半导体衬底之间执行接合工艺。可能容易在邻近的导电迹线与半导体衬底的互连凸块/支柱之间发生短路，这是因为焊料可形成桥接器且产品可由此出故障。

发明内容

本发明的一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括半导体衬底、半导体芯片及导电材料。所述半导体衬底包括绝缘层、导电电路层及导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个衬垫及连接到所述至少一个衬垫的导电迹线。所述导电凸块安置在所述至少一个衬垫上。所述导电凸块的侧表面、所述至少一个衬垫的顶表面及所述绝缘层的侧表面一起界定容置空间。所述导电材料电连接到所述导电凸块及所述半导体芯片。所述导电材料的一部分安置在所述容置空间中。

本发明的另一方面涉及一种半导体衬底。在一实施例中，所述半导体衬底包括绝缘层、导电电路层及第一导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个第一衬垫及连接到所述第一衬垫的第一导电迹线。所述第一导电凸块安置在所述第一衬垫上，其中所述第一导电凸块的宽度小于所述第一衬垫的宽度，且所述第一导电凸块的侧表面、所述第一衬垫的顶表面及所述绝缘层的侧表面一起界定第一容置空间。

本发明的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括半导体衬底、半导体芯片及导电材料。所述半导体衬底包括绝缘层、导电电路层及第一导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个第一衬垫及连接到所述第一衬垫的第一导电迹线。所述第一导电凸块安置在所述第一衬垫上。所述导电材料电连接到所述第一导电凸块及所述半导体芯片。所述导电材料的一部分低于所述绝缘层的所述顶表面。

附图说明

图1为根据本发明的一实施例的半导体衬底的透视图；

图2为沿着图1的半导体衬底的线2-2截取的截面图；

图3为根据本发明的一实施例的半导体封装结构的部分截面图；

图4为根据本发明的另一实施例的半导体封装结构的部分截面图；

图5为根据本发明的另一实施例的半导体封装结构的部分截面图；

图6为根据本发明的另一实施例的半导体衬底结构的截面图；

图7为根据本发明的另一实施例的半导体封装结构的部分截面图；

图8为根据本发明的另一实施例的半导体衬底的截面图；

图9A、9B、9C、9D、9E、9F、9G、9H、9I及9J说明根据本发明的一实施例的制造半导体封装结构的方法。

贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。

具体实施方式