[发明专利]半导体集成电路器件及其制作方法

说明书

相关申请的交叉引用

包括说明书、附图和摘要的于2014年3月19日提交的日本专利申请No.2014-056185的公开的全部内容以引用方式并入本文中。

技术领域

本发明涉及半导体集成电路器件及该装置的制作方法，涉及例如具有金属绝缘体金属(MIM)结构的电容元件(电容器)的DRAM或上面合并了具有MIM结构的电容器的DRAM和逻辑电路的嵌入式动态随机存取存储器(eDRAM)。

背景技术

例如，eDRAM中的DRAM具有例如：多条字线，其在半导体衬底的主表面的第一方向上延伸；多条位线，其向着与第一方向交叉的第二方向延伸；多个DRAM单元，其电耦合到字线和位线并且均布置在一条字线与一条位线交叉的位置。

DRAM单元均包括单个选择金属绝缘体场效应晶体管(MISFET)和与之串联耦合的单个电容元件。选择MISFET具有被形成为与字线之一形成一体的栅电极和分别包括源和漏的半导体区。源和漏之一电耦合到位线之一；其中的另一个电耦合到电容元件。电容元件包括与选择MISFET的源和漏之一耦合的下电极、与下电极相对的上电极、以及夹在下电极和上电极之间的电容绝缘体膜。

逻辑电路包括p沟道型MISFET(pMISFET)、n沟道型MISFET(nMISFET)和互连，p沟道型MISFET(pMISFET)通过互连电耦合到n沟道型MISFET(nMISFET)。pMISFET具有栅电极和其中分别构造有源和漏的一对p型半导体区。nMISFET具有栅电极和其中分别构造有源和漏的一对n型半导体区。互连由诸如铝膜或铜膜的导体膜制成，并且是具有五层、六层或更多层的多层互连层。在电容元件上方，放置许多互连层。

以下列出的专利文献1和2均公开了例如包括作为下电极的氮化钛(TiN)膜、作为电容绝缘体膜的氧化锆(ZrO₂)膜、作为上电极的氮化钛(TiN)膜和钨(W)膜的层叠膜的电容元件。

引用列表

专利文献

专利文献1：日本未审专利申请公开(日本专利申请公开)No.2002-373945

专利文献2：日本未审专利申请公开No.2005-243921

本发明的发明人研究例如具有MIM结构的电容元件的eDRAM，MIM结构包括作为下电极的氮化钛(TiN)膜、作为电容绝缘体膜的氧化锆(ZrO₂)膜、作为上电极的氮化钛(TiN)膜和钨(W)膜的层叠膜。

在推进了eDRAM的收缩的同时，使它们的电容元件中构造的下电极、电容绝缘体膜和上电极的膜厚度变小，由此实现了从平面图看的电容元件的面积减小。然而，当使电容绝缘体膜和上电极的膜厚度减小时，电容绝缘体膜中的泄漏，也就是上电极和下电极之间的泄漏电流增加，使eDRAM的电属性劣化。本发明的发明人开始认识到这个问题。

发明内容

本发明的发明人的调查揭示了以下内容：在例如在形成钨(W)膜之后形成层间电介质的步骤中，因热负荷，造成任何eDRAM的钨(W)膜或层间电介质中包含的诸如氟(F)的杂质扩散到其电容绝缘体膜中；结果，在电容绝缘体膜中产生泄漏，使得电容元件的电特性劣化。

因此，期望用于改进电容元件的电特性的技术。

将根据对本说明书的描述和附图，清楚其它目的和新颖性特征。

根据一个方面，提供了一种电容元件，该电容元件可在eDRAM的DRAM单元中构成并且具有下电极、形成在下电极上方的电容绝缘体膜、形成在电容绝缘体膜上方的上电极。上电极具有以下结构：从该电极的电容绝缘体膜侧，依次堆叠第一上电极、第二上电极和第三上电极。第三上电极包括可包含杂质的钨膜。在第一上电极和第三上电极之间，插入第二上电极，第二上电极是用于防止第三上电极中包含的可能的杂质扩散到电容绝缘体膜中的阻挡膜。

根据本方面，可改进电容元件的电特性。

附图说明

图1是第一实施例的半导体集成电路器件中的DRAM单元阵列的等效电路图。

图2是第一实施例的半导体集成电路器件的DRAM区和逻辑电路区的主要部分的剖视图。

图3是第一实施例的半导体集成电路器件的工件的主要部分的剖视图，该剖视图展示了用于制作该器件的方法。

图4是等效于图3但展示在该方法中的图3中示出的步骤之后的步骤的剖视图。

图5是等效于图3但展示图4中示出的步骤之后的步骤的剖视图。