[发明专利]一种双位闪存存储器及其编程、擦除和读取方法

权利要求书

1.一种双位闪存存储器，其特征在于，包括：

半导体衬底，其包括位于两端的N型掺杂的源端和漏端，位于中间的P型硅沟道；

分别位于所述源端和漏端之间的所述衬底上下两侧的第一、第二浮栅，以及分别位于所述第一、第二浮栅外侧的第一、第二控制栅，所述控制栅与浮栅之间具有二氧化硅层，所述浮栅与所述衬底之间具有二氧化硅栅氧化层，所述第一、第二浮栅为N型掺杂的多晶硅，所述第一控制栅为P型的多晶硅，所述第二控制栅为N型的多晶硅；

其中，当所述双位闪存存储器编程时，通过对所述漏端施加正的漏端电压，对所述源端接地，并定义对应浮栅中存储电子的状态为“1”，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加正的栅极电压，使所述衬底的沟道产生电子反型层，在漏端电压的加速作用下，沟道电子获得足够多的能量跃过栅氧化层与衬底硅之间的势垒成为热电子，在栅极电压的作用下热电子注入浮栅完成编程。

2.根据权利要求1所述的双位闪存存储器，其特征在于，所述第一、第二浮栅、所述第一、第二控制栅以及二氧化硅层、二氧化硅栅氧化层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。

3.根据权利要求1或2所述的双位闪存存储器，其特征在于，所述第一、第二浮栅的厚度为45～55nm，所述第一、第二控制栅的厚度为85～95nm，所述二氧化硅层的厚度为3～10nm，所述二氧化硅栅氧化层的厚度为2～5nm。

4.根据权利要求1所述的双位闪存存储器，其特征在于，当所述双位闪存存储器编程时，对所述漏端施加4.5～5V的漏端电压，对所述源端施加0V接地，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加4.5～5V的栅极电压。

5.一种双位闪存存储器的编程、擦除和读取方法，其特征在于，所述双位闪存存储器包括：具有位于两端的N型掺杂的源端和漏端以及位于中间的P型硅沟道的半导体衬底；分别位于所述源端和漏端之间的所述衬底上下两侧的第一、第二浮栅，以及分别位于所述第一、第二浮栅外侧的第一、第二控制栅，所述控制栅与浮栅之间具有二氧化硅层，所述浮栅与所述衬底之间具有二氧化硅栅氧化层，所述第一、第二浮栅为N型掺杂的多晶硅，所述第一控制栅为P型的多晶硅，所述第二控制栅为N型的多晶硅；

该编程方法包括：利用沟道热电子注入方式进行，在编程时，对所述漏端施加正的漏端电压，对所述源端接地，并定义对应浮栅中存储电子的状态为“1”，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加正的栅极电压，使所述衬底的沟道产生电子反型层，在漏端电压的加速作用下，沟道电子获得足够多的能量跃过栅氧化层与衬底硅之间的势垒成为热电子，在栅极电压的作用下热电子注入浮栅完成编程；

该擦除方法包括：利用电子的FN隧穿机理进行，当擦除第一浮栅时，对第一控制栅施加负的栅极电压，对第二控制栅施加正的栅极电压，源、漏端都接地，以在第二控制栅和第一控制栅之间形成一个强电场，并在此强电场作用下，使第一浮栅中的电子通过FN隧穿机制被擦除；

该读取方法包括：对所述源端接地，漏端施加正的漏端电压，将第一、第二控制栅短接并施加相同的正电压，通过进行电压由小到大扫描得到具有“00”、“01”、“10”和“11”四种状态的读电流-控制栅电压曲线。

6.根据权利要求5所述的双位闪存存储器，其特征在于，所述第一、第二浮栅、所述第一、第二控制栅以及二氧化硅层、二氧化硅栅氧化层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。

7.根据权利要求5或6所述的双位闪存存储器，其特征在于，所述第一、第二浮栅的厚度为45～55nm，所述第一、第二控制栅的厚度为85～95nm，所述二氧化硅层的厚度为3～10nm，所述二氧化硅栅氧化层的厚度为2～5nm。

8.根据权利要求5所述的双位闪存存储器，其特征在于，在所述编程方法中，当编程时，对所述漏端施加4.5～5V的漏端电压，对所述源端施加0V接地，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加4.5～5V的栅极电压。

9.根据权利要求5所述的双位闪存存储器，其特征在于，在所述擦除方法中，当擦除第一浮栅时，对第一控制栅施加-8～-12V的栅极电压，对第二控制栅施加4.5～5V的栅极电压，对所述源、漏端同时施加0V接地。

10.根据权利要求5所述的双位闪存存储器，其特征在于，在所述读取方法中，对所述源端施加0V接地，对所述漏端施加1～1.5V的漏端电压，将第一、第二控制栅短接并施加0～3V的相同栅极电压，通过进行由0～3V的电压扫描得到具有“00”、“01”、“10”和“11”四种状态的读电流-控制栅电压曲线。