[发明专利]一种双位闪存存储器及其编程、擦除和读取方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种双栅型的双位闪存存储器及其编程、擦除和读取方法。

背景技术

在半导体存储器件中，闪存(Flash Memory)是一种长寿命的非挥发性(即在断电情况下仍能保持所存储的数据信息)存储器。闪存是电子可擦除只读存储器(EEPROM)的变种，由于其断电时仍能保存数据，通常可被用来保存设置信息，例如在电脑的BIOS(基本程序)、PDA(个人数字助理)、数码相机中保存资料等。闪存的特点是可以块(sector)为单位进行快速的擦除操作。闪存的写入操作必须在空白区域进行，如果目标区域已经有数据，必须先擦除后再写入，因此，擦除操作是闪存的基本操作。

目前主流的非挥发性闪存结构都是单个控制栅结构，如浮栅闪存和SONOS结构。单栅的浮栅闪存结构导致每个存储单元只能区分两个不同状态，也就是“0”和“1”，这样每个存储单元只有2bit(比特、位)的存储容量。并且，当前闪存的尺寸缩短长期落后逻辑器件一到两代，比如现今Intel(英特尔公司)已经研发出了14nm的FinFET，而闪存的尺寸还止步于50nm左右。

文献“A Highly Scalable 2-Bit Asymmetric Double-Gate MOSFET Nonvolatile Memory”提出了一种双栅SONOS器件，能够以双栅结构构造双位存储器，这样就能够提高SONOS的存储密度，因为双位存储器单元可以存储4种状态，分别是“00”、“01”、“10”和“11”。这样整个存储器阵列的存储容量将相对单栅存储器以指数增加。

双栅结构是MOSFET在尺寸缩小进程中能够很好抑制短沟道效应的候选者之一。根据上述文献“A Highly Scalable 2-Bit Asymmetric Double-Gate MOSFET Nonvolatile Memory”的报道，研究数据表明，双栅结构MOSFET能够将MOSFET的尺寸缩短到5nm，也就是说，双栅结构的闪存也有潜力将尺寸缩短到5nm的极限。

因此，业界正在不断努力研究新型双栅型的双位闪存存储器，期望利用双位进行信息存储，以便能够有效进行闪存的尺寸缩短。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种双位闪存存储器及其编程、擦除和读取方法，能够扩大浮栅闪存的单位面积存储容量，从而能够将浮栅闪存的尺寸进行缩小到50nm以下。

为实现上述目的，本发明的技术方案如下：

一种双位闪存存储器，包括：

半导体衬底，其包括位于两端的N型掺杂的源端和漏端，位于中间的P型硅沟道；

分别位于所述源端和漏端之间的所述衬底上下两侧的第一、第二浮栅，以及分别位于所述第一、第二浮栅外侧的第一、第二控制栅，所述控制栅与浮栅之间具有二氧化硅层，所述浮栅与所述衬底之间具有二氧化硅栅氧化层，所述第一、第二浮栅为N型掺杂的多晶硅，所述第一控制栅为P型的多晶硅，所述第二控制栅为N型的多晶硅；

其中，当所述双位闪存存储器编程时，通过对所述漏端施加正的漏端电压，对所述源端接地，并定义对应浮栅中存储电子的状态为“1”，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加正的栅极电压，使所述衬底的沟道产生电子反型层，在漏端电压的加速作用下，沟道电子获得足够多的能量跃过栅氧化层与衬底硅之间的势垒成为热电子，在栅极电压的作用下热电子注入浮栅完成编程。

优选地，所述第一、第二浮栅、所述第一、第二控制栅以及二氧化硅层、二氧化硅栅氧化层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。

优选地，所述第一、第二浮栅的厚度为45～55nm，所述第一、第二控制栅的厚度为85～95nm，所述二氧化硅层的厚度为3～10nm，所述二氧化硅栅氧化层的厚度为2～5nm。

优选地，当所述双位闪存存储器编程时，对所述漏端施加4.5～5V的漏端电压，对所述源端施加0V接地，若在任何一个控制栅上编程“1”状态，则在相应的控制栅上施加4.5～5V的栅极电压。