[发明专利]存储器信号相位调整方法

说明书

本发明公开了一种存储器信号相位调整方法，应用于一电子装置中的一存储器控制器和一动态随机存取存储器之间的数据存取，该方法包含下列步骤：根据该电子装置呈现一预定状态时，由该存储器控制器对该动态随机存取存储器写入一测试数据；产生一第一数据触发信号；将该第一数据触发信号进行相位平移，以对该测试数据进行读取，并验证以产生一验证结果；产生一目标平移值，以响应于该验证结果；以及将该第一数据触发信号的相位平移该目标平移值以进行运作。

本申请是申请人于2009年11月27日提交的、申请号为“200910247180.2”的、发明名称为“存储器信号相位调整方法”的发明专利申请的分案申请。

技术领域

本发明为一种存储器信号相位调整方法，尤指一种动态随机存取存储器信号相位调整方法。

背景技术

一般电子装置或计算机系统的主板，其基本架构是由中央处理单元、控制芯片、系统存储器和周边电路所组成，控制芯片控制中央处理单元与其它接口设备之间的运作，例如和系统存储器进行数据存取。一般系统存储器可为动态随机存取存储器(DRAM)，而依数据存取方式的不同，常见的类型包含有同步动态随机存取存储器(Synchronous DRAM，简称SDRAM)、双倍数据率同步动态随机存取存储器(Double Data Rate SDRAM，简称DDR SDRAM)等。

请参阅图1(a)，为一存储器控制器10和一系统存储器11的配置示意图。针对所应用的电子装置或计算机系统的不同，存储器控制器10的配置可设在所述的控制芯片或特定芯片上。由于在相关电子装置或计算机系统中的任一信号或指令在被读取或执行时，除了需经由其中央处理单元进行处理与判断外，亦需利用系统存储器11内部的存储空间来做为数据的暂存处置。系统存储器11所进行的数据存取(access)过程，无论是数据的读取(read)、写入(write)或存储器所需的更新(refresh)动作等，都由存储器控制器10负责控制。

一般而言，系统存储器11本身并没有时脉产生器，而是由存储器控制器10产生时脉(Clock)提供给系统存储器11，使得存取动作能依时脉信号的指示而完成。在正常运作下，存储器控制器10可根据一参考时脉信号CLK(未示于附图)，产生其相位上与频率上为一致的一存储器时脉信号DCLK至系统存储器11；而系统存储器11利用延迟锁定回路(Delay-Locked Loop，简称DLL，未示于附图)对接收到的存储器时脉信号DCLK进行信号同步调整处理。在写入数据时，存储器控制器10可产生一数据触发信号DQS(Data Strobe)。而在读取数据时，该数据触发信号DQS会和对应的数据一起回传至存储器控制器10上，使得控制芯片可根据该数据触发信号DQS的触发，对系统存储器11中的数据进行存取。

所述的同步调整是将所输入的存储器时脉信号DCLK由其中的延迟锁定回路(DLL)进行一延迟输入及/或输出的检测与校准过程，使得数据触发信号DQS的相位能与存储器时脉信号DCLK的相位一致而没有相位差(in phase)。此外，延迟锁定回路(DLL)亦会持续于数据存取过程中进行时脉信号调整上的补偿(compensate)，以避免计算机系统在运作状态下，会因为内部相关元件的温度升高或电压变化的情形，或是系统运作的负荷，造成对数据触发信号DQS可能的信号偏离(skew)的相位影响。

请参阅图1(b)，为进行数据读取时，一数据信号DATA和对应的数据触发信号DQS的时序示意图。双倍数据(DDR)传送的系统存储器在其数据触发信号DQS的上缘与下缘处各作一次数据传输。而图1(b)所示，为数据信号DATA和数据触发信号DQS的相位无法对应而呈现信号偏离的示意图；其中，数据触发信号DQS的上、下缘对应的是数据信号DATA的转态时期，因而产生数据存取错误。

虽然，延迟锁定回路(DLL)可根据环境的变化做出原始设定的一程度内的调整，但当控制电路板上的元件配置或电路设计愈趋复杂时，可能会因为操作环境的条件变化与硬件元件的不确定因素，造成数据存取过程的信号偏离，使得所应用的电子装置或计算机系统表现异常。