[发明专利]一种3D内存芯片

说明书

技术领域

本发明涉及半导体存储器，尤其涉及一种3D内存芯片。

背景技术

现行的计算机架构中，软件和用户数据存储在硬盘(HD)或者新式的固态硬盘(SSD，使用闪存NAND Flash作为存储介质)中。后者通过SATA、PCIe等串行接口与计算机主板连接。计算任务则在CPU和内存(如DRAM)之间进行，二者之间的通过标准接口协议(如DDR协议)进行通信。封装后的内存芯片一般贴片安装在主板上，或者是组合成内存条插在主板上设置的相应插槽内。

随着计算机应用技术的迅猛发展，对于内存性能和容量的需求也与日俱增。

目前一种新型的内存——磁性随机存储器(MRAM，Magnetic Random Access Memory)正在吸引人们的目光。它拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且还可以像Flash闪存一样在断电后永久保留数据。同时，它的功耗在各种内存和存储器件中最优，待机功耗显著优于需要不断刷新的DRAM，写入功耗与Flash相比同样也是优势巨大。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容，其可以很容易地与逻辑电路集成在一个芯片中。为此这种高速内存已经被视为DRAM内存的接班人。

但是在相当长的一段时间内，MRAM的成本还是会显著高于DRAM，为兼具性能和成本的角度考虑，未来的一段时期内会出现MRAM和DRAM混合应用的情况，相应的系统架构如图1所示。而这样的架构带来了以下问题：

1、主板上需要同时设置MRAM和DRAM的安装位置，这就会占用更多的主板面积，阻碍了智能设备便携化和小型化的发展。

2、现行的内存接口，如DDR接口，在主板上的走线非常繁琐，更多的内存芯片使得主板设计难度加大。

另一方面，当需要扩充内存时，鉴于现有产品中单片内存芯片或单条内存的容量上限，就必须增加新的内存到主板上，这就进一步扩大了对于主板面积的要求。

一直以来单片内存芯片容量的扩大(相同面积时器件数量的增加，或是相同容量时芯片面积的缩小)主要依靠器件特征尺寸的缩小，但随着半导体工艺技术的发展瓶颈，已经无法单纯依赖特征尺寸的缩小来维持摩尔定律。一些新的方法被研究和开发以进一步提高器件的集成度，其中就包括3D堆叠集成电路(3D-SIC)，其是通过过硅通孔(TSV，Through Silicon Vias)使多个堆叠的芯片实现互连。而在这种3D芯片结构中，各芯片的选通是一个需要解决的技术问题。

中国专利200910134523.4(韩国优先权)公开了一种具有芯片选通电极的半导体封装和堆叠半导体封装，其中涉及多个堆叠的半导体芯片，每个芯片都使用一个选通电极实现对于相应芯片的选通功能，并且所有选通电极均通过TSV贯穿所有芯片。随着工艺技术的发展，可堆叠芯片的数量将不断增加，当采用这种方式进行选通时，TSV的数量也会随之增加。鉴于目前CMOS工艺线宽已经达到纳米级，而TSV的直径仍处于微米级，从而随着TSV数量增加，将造成芯片面积的大幅增加。

现有的3D-DRAM标准，主要有海力士和AMD支持的HBM(High Bandwidth Memory)以及Intel支持、镁光/三星主导的HMC(Hybrid Memory Cube)联盟。它们均采用多片DRAM+Base Die/Logic Die垂直堆叠封装的形式，Base/Logic Die是位于堆叠内存最底层的独立芯片，其用于管理堆叠内存，并与外部的内存管理器直接沟通。虽然增加Base Die/Logic Die更有利于内存管理，但是同样增加了制造成本且不支持现有的内存接口协议(如DDR协议)。

发明内容

有鉴于现有技术的上述问题，本发明的设计思想是基于3D-SIC技术将MRAM和DRAM混合使用，构成3D结构的内存芯片，并且针对MRAM和/或DRAM数量的增加，设计了一种简单高效的选通机制，无需增加额外的内存管理芯片和多余的封装引脚，即可实现多芯片间的选择。

本发明的3D内存芯片包括：

N个层叠的MRAM芯片，N为正整数；

M个层叠的DRAM芯片，M为非负整数；