[发明专利]半导体装置及其制造方法

说明书

本发明提供一种半导体装置及其制造方法。该半导体装置具备：P沟道DMOS晶体管，其具备N型栅电极；P沟道MOS晶体管，其具备P型栅电极；N沟道MOS晶体管，其具备N型栅电极。优选为，P沟道DMOS晶体管的N型栅电极具有：位于P沟道DMOS晶体管的源极侧的第一端部；和位于P沟道DMOS晶体管的漏极侧的第二端部，并且P沟道DMOS晶体管在第一端部处具有P型扩散层。

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

在DMOS(Double diffused Metal Oxide Semiconductor：双扩散金属氧化物半导体)晶体管例如为P沟道型的情况下，具有以双扩散的方式形成位于半导体基板的第一方向侧的面的低浓度的N型阱区和位于该N型阱区的第一方向侧的面的高浓度的P型源极区的结构。该DMOS晶体管具有能够处理大功率并且开关速度较快等特性。

P沟道DMOS晶体管的主要的载流子为空穴，与N沟道DMOS晶体管的主要的载流子亦即电子相比迁移率较低。因此，存在P沟道DMOS晶体管与N沟道DMOS晶体管相比通态电阻变大的情况。但是，通过使用作为P沟道DMOS晶体管的栅电极而含有N型的杂质的半导体，从而能够被形成为埋入沟道，由此降低通态电阻。在下述的专利文献1中公开了一种使用作为P沟道DMOS晶体管的栅电极而含有N型的杂质的半导体的装置。

考虑到将如上所述的具备N型栅电极的P沟道DMOS晶体管和与其一起使用的逻辑电路混装。在这种情况下，考虑到作为构成逻辑电路的MOS晶体管，使用具备N型栅电极的P沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和具备N型栅电极的N沟道MOS晶体管。即，考虑到将DMOS晶体管以及MOS晶体管的栅电极全部设为N型栅电极。

然而，虽然具备N型栅电极的P沟道MOS晶体管被形成为埋入沟道而降低了通态电阻，但是另一方面，容易产生小于阈值电压时的漏电流。因此，存在具备N型栅电极的P沟道MOS晶体管作为构成逻辑电路的MOS晶体管而并不为优选的情况。

专利文献1：日本特开2008-235592号公报(图10)

发明内容

本发明为鉴于如上所述的技术课题而完成的发明。本发明的若干方式涉及降低DMOS晶体管的通态电阻并且降低MOS晶体管的漏电流的技术。

在本发明的若干方式中，半导体装置具备：P沟道DMOS晶体管，其具备N型栅电极；P沟道MOS晶体管，其具备P型栅电极；N沟道MOS晶体管，其具备N型栅电极。

根据该方式，由于将P沟道DMOS晶体管的栅电极设为N型，并将P沟道MOS晶体管的栅电极设为P型，因此能够降低DMOS晶体管的通态电阻并且降低MOS晶体管的漏电流。

在上述的方式中，优选为，P沟道DMOS晶体管的N型栅电极具有：位于P沟道DMOS晶体管的源极侧的第一端部；和位于P沟道DMOS晶体管的漏极侧的第二端部，并且P沟道DMOS晶体管的N型栅电极在第一端部处具有P型扩散层。

由此，能够形成在源极区中切实地注入了P型杂质的P沟道DMOS晶体管。

在上述的方式中，优选为，P型扩散层在N型栅电极的厚度方向上位于从栅极绝缘膜离开的位置处。

由此，能够将DMOS晶体管形成为埋入沟道，从而降低通态电阻。

在本发明的其他方式中，半导体装置的制造方法包括：工序(a)，在位于与处在半导体基板的第一方向侧的面的第一N型区的一部分以及第一P型区的一部分相接的位置处的绝缘膜的第一方向侧，形成N型栅电极；工序(b)，通过横跨N型栅电极的第一方向侧的面的一部分亦即第一区域与第一N型区的第一方向侧的面的一部分亦即第二区域而注入P型的杂质，从而在第一区域形成P型扩散层且在第二区域区形成源极区。