[发明专利]基于FPGA的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法

权利要求书

1.基于FPGA的动态可重构嵌入式数据协处理平台，其特征在于，它包括FPGA处理单元(1)、配置控制单元(2)、主处理单元(3)和存储单元(4)，

存储单元(4)用于存储n个FPGA内核配置文件，n为正整数，

主处理单元(3)用于根据当前的热点计算任务从存储单元(4)中选择对应的FPGA内核配置文件，并将该FPGA内核配置文件发送给配置控制单元(2)，然后取回配置FPGA的结果；

主处理单元(3)还用于在接收到配置控制单元(2)发送的中断信号的时候，根据相应的配置结果中与协处理器内核相匹配的数据收发进程将待处理的数据发送给FPGA处理单元(1)、然后接收FPGA处理单元(1)的处理结果，完成热点计算任务；

FPGA处理单元(1)用于接收配置控制单元(2)发送的FPGA内核配置文件，并接收配置控制单元(2)的时序进行内核配置，生成配置结果，重构为相应的协处理器，然后接收主处理单元(3)发送的待处理数据，对数据进行处理，将处理结果返回给主处理单元(3)，

配置控制单元(2)用于根据接收的FPGA内核文件控制FPGA处理单元(1)进行配置，由FPGA处理单元(1)生成配置结果，然后检测到配置结果后，发送中断信号给主处理单元(3)。

2.根据权利要求1所述的基于FPGA的动态可重构嵌入式数据协处理平台，其特征在于，主处理单元(3)采用嵌入式处理器实现，嵌入式处理器常采用ARM处理器(3-1)实现，配置控制单元(2)采用复杂可编程逻辑器件实现。

3.根据权利要求1所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，它包括以下步骤：

步骤一、当主处理单元(3)中计算热点发生变化时，根据变化的计算热点从存储单元(4)中选择对应的FPGA内核配置文件发送至配置控制单元(2)，由FPGA处理单元(1)接收配置控制单元(2)发送来的FPGA内核配置文件和时序，将FPGA处理单元(1)配置为相应的协处理器，生成配置结果，由配置控制单元(2)检测到配置结果的生成然后向主处理单元(3)发送中断信号并将配置结果发给给主处理单元(3)，

步骤二、主处理单元(3)接收到中断信号后，根据配置结果中与协处理器内核相匹配的数据收发进程将主处理单元(3)中待处理的数据发送给FPGA处理单元(1)，

步骤三、由FPGA处理单元(1)进行数据处理，将处理结果返回给主处理单元(3)，完成热点计算任务。

4.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，FPGA处理单元(1)和配置控制单元(2)均采用字符型设备驱动模块驱动，字符型设备驱动模块均与FPGA处理单元(1)和配置控制单元(2)内部的字符设备进行字符交互，

字符型设备驱动模块包括dev_t模块、cdev模块、file_operation数据结构、加载模块和卸载模块，

dev_t模块用于加载定义的设备号，执行cdev模块，

cdev模块用于调用file_operation数据结构，并添加加载模块或者删除卸载模块，

file_operation数据结构用于提供入口地址read函数、write函数、open函数、llseek函数和ioctl函数，

read函数用于对设备特殊文件进行read系统调用，

llseek函数用于修改文件的当前读写位置，并将新位置作为返回值返回，

write函数用于对设备特殊文件进行write函数调用，

ioct函数用于向设备传递控制信息或从设备取得状态信息。

5.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，步骤一中，根据变化的计算热点从存储单元(4)中选择对应的FPGA内核配置文件发送至配置控制单元(2)的过程为：

主处理单元(3)以串行顺序方式打开配置控制单元(2)内的配置文件进行读取，每读k个字节即发送给配置控制单元(2)，直至文件全部读取并发送，关闭配置控制单元(2)和配置文件。

6.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，FPGA内核配置文件包括读写控制模块和数据处理模块，

读写控制模块用于与主处理器之间通信交互数据，

数据处理模块用于对内部数据进行计算处理，

数据处理模块包括读写控制模块、控制寄存器组、状态寄存器组、数据输入寄存器组、数据输出寄存器组和计算模块，

数据输入寄存器组包括DataIn1至DataInN，

数据输出寄存器组包括DataOut1至DataOutM，

控制寄存器组用于由读写控制模块写入，用来控制计算模块的运行，

状态寄存器组用于接收计算模块写入的状态，将该状态传送给读写控制模块以便主处理器查询和掌握协处理器的状态，

数据输入寄存器组用于存储读写控制模块发送来的数据，

数据输出寄存器组用于存储读写控制模块的计算结果，

读写控制模块通过总线与主处理器相连，接收主处理器的控制信号，为其访问FPGA内部寄存器提供控制逻辑；也负责与主处理器的数据传输，

计算模块以输入寄存器组作为数据输入，以输出寄存器组作为数据输出；读取控制寄存器组相应位，控制自身状态运行；将自己的运行状态写入状态寄存器组中。