[发明专利]一种4H‑SiCUMOSFET栅槽的制作方法

说明书

技术领域

本发明属于半导体功率器件技术领域，涉及一种4H-SiC UMOSFET栅槽的制作方法。

背景技术

碳化硅(SiC)由于其具有大禁带宽度、高临界击穿电场、高热导率和高电子饱和漂移速度的优点，因此SiC在大功率、高温及高频的电力电子领域有着非常广阔的应用前景。另外，SiC的制作技术优于其他宽禁带半导体，已经发展到可以生产大多数半导体器件的水平，外延层生长、原味掺杂和离子注入以及热氧化、刻蚀和欧姆接触，都可以用在SiC上。

目前在以SiC为半导体衬底的场效应管中，垂直MOSFET的种类较多，应用范围也较为广泛。在设计SiC垂直MOSFET过程中，导通电阻和击穿电压是其关键参数。

SiC UMOSFET是一种垂直MOSFET，UMOSFET即U型槽栅MOS场效应晶体管(UMOSFET-trench gate MOSFET)。由于UMOSFET没有JFET区，因此该类结构的晶体管能够有效减小导通电阻，并且由于电流垂直流过沟道，可以有效提高沟道迁移率。然而，如图1所示，现有的SiC UMOSFET栅槽存在以下问题：(1)侧壁陡直性低。为避免金属掩膜易引起的微掩膜，现有技术中大多使用SiO₂介质作为掩膜，然而SiO₂掩膜2会带来刻蚀选择比很难提高的问题，因此不易形成非常陡直的侧壁表面形貌。图1中的侧壁3即为斜面，而非陡直表面。如图2所示是理想器件的栅槽结构，其侧壁3为陡直侧壁。(2)底部具体子沟槽。U型槽一般通过干法刻蚀RIE形成，通过RIE形成的U型槽底部通常会在U型槽底部两侧各产生一个呈V型凹陷状的子沟槽4，而理想的器件的栅槽底部为宽而平的形状。当现有器件工作在反向状态时，子沟槽4处出现电场集中，栅介质很容易在此处发生击穿，导致整个器件击穿电压降低。(3)表面粗糙度高。在不同工艺条件下，有时因为去除刻蚀产物的气体占刻蚀气体总量降低，使得表面聚合物的去除速度减慢，这都使得表面聚合物增多，从而导致表面粗糙度增大，阻碍其应用。为了使得SiC UMOSFET器件得到实际应用，必须使SiC UMOSFET栅槽具有非常陡直的侧壁表面形貌、宽而平的底部以及低表面粗糙度。因此，亟需一种能够克服以上缺点的具有良好形貌SiC UMOSFET槽栅的制造方法。

发明内容

本发明所要解决的技术问题是为了克服现有SiC UMOSFET器件中栅槽侧壁陡直性低、底部具有子沟槽及表面粗糙度高的缺点，提供一种4H-SiC UMOSFET栅槽的制作方法，该方法制 作的UMOSFET栅槽侧壁陡直、底部无子沟槽且底部边角圆滑。

本发明解决其技术问题所采用的技术方案是：一种4H-SiC UMOSFET栅槽的制作方法，包括以下步骤：

A.在位于4H-SiC半导体衬底上的半导体外延层表面生长第一介质层，所述半导体外延层的材料为碳化硅，半导体外延层与半导体衬底的掺杂类型相同；

B.在第一介质层表面生长第二介质层；

C.在第二介质层上涂覆光刻胶，并对光刻胶进行曝光及显影，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；

D.去胶后，以剩下的第二介质层为掩膜刻蚀第一介质层；

E.清除第二介质层，以第一介质层作为刻蚀栅槽掩膜，利用感应耦合等离子体刻蚀技术对半导体外延层进行刻蚀栅槽，所述刻蚀气体包括SF₆、O₂以及Ar，SF₆和Ar的气体流量比例为2:1，O₂含量的变化范围为45％～50％；

F.清除第一介质层形成U型栅槽。

具体的，所述第一介质层的材质为SiO₂或SiN，所述第一介质层和半导体外延层的刻蚀选择比高于3。

进一步的，所述第二介质层的材质为非晶硅。

进一步的，所述第二介质层和第一介质层的刻蚀选择比高于20。

具体的，步骤E中的刻蚀条件如下：压强为0.3～0.5Pa，温度为20℃，ICP源功率为700～800W，RF功率为100～200W。

本发明的有益效果是：本发明得到的栅槽侧壁比较陡直、底部不存在子沟槽且底部边角尽量圆滑、各向异性好，此外该方法对侧壁和底部损伤较小；由于不存在子沟槽，有效改善器件反向击穿特性；由于栅槽表面粗糙度低，因此有效减少SiC/SiO₂界面的缺陷，提升器件正向开启性能；此外，该方法不会增加工艺难度，且不会增加制作成本。本发明适用于制作SiC UMOSFET栅槽。

附图说明