[发明专利]一种抑制数字时钟的高次谐波干扰的电路和方法

权利要求书

1.一种抑制数字时钟的高次谐波干扰的电路，其特征在于，包括：

用于产生高频时钟信号的数字锁相环；

与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟；

其中，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式；

所述数字时钟生成电路具体用于：

若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；

若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。

2.如权利要求1所述的电路，其特征在于，所述数字时钟生成电路包括计数器、占空比模式寄存器、选择器、相等比较器、大于等于比较器和输出寄存器，所述占空比模式寄存器存储有等占空比模式对应的第一配置值、非等占空比模式对应的第二配置值以及分频系数高位，其中：

所述选择器的控制端与所述占空比模式寄存器的输出端相连，所述选择器的第一输入端接入所述第一配置值，所述选择器的第二输入端接入所述第二配置值，所述选择器的输出端与所述相等比较器的第一输入端相连，所述相等比较器的第二输入端与所述计数器的输出端相连，所述相等比较器的输出端与所述输出寄存器的清零端相连，

所述大于等于比较器的第一输入端与所述计数器的输出端相连，所述大于等于比较器的第二输入端接入所述分频系数高位，所述大于等于比较器的输出端分别与所述计数器的清零端和所述输出寄存器的置位端相连，

所述计数器的输入端和所述输出寄存器的输入端接入所述数字锁相环产生的高频时钟信号，所述输出寄存器的输出端输出所述数字电路的工作时钟。

3.如权利要求2所述的电路，其特征在于，

若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述占空比模式寄存器的输出端输出所述第二配置值，以使输出的所述工作时钟的占空比不等于50％；

若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述占空比模式寄存器的输出端输出所述第一配置值，以使输出的所述工作时钟的占空比等于50％。

4.如权利要求2所述的电路，其特征在于，

当所述计数器的计数值等于所述选择器的输出值时，所述相等比较器对所述输出寄存器进行清零；

当所述计数器的计数值大于或等于所述分频系数高位时，所述大于等于比较器对所述输出寄存器进行置位，并对所述计数器进行清零。

5.一种抑制数字时钟的高次谐波干扰的方法，其特征在于，包括：

通过数字锁相环产生高频时钟信号；

根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式；

根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟；

其中，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式；

所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式包括：

若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；

若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。

6.如权利要求5所述的方法，其特征在于，所述模拟电路包括至少两个工作频段；

所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式之前，所述方法还包括：

检测处于所述模拟电路的工作频段内的所述数字电路的工作时钟频点的谐波的次数；

若检测到的所述谐波的次数的奇偶性相同，则将所述模拟电路的任一所述工作频段作为所述目标工作频段。

7.如权利要求6所述的方法，其特征在于，若检测到的所述谐波的次数的奇偶性不同，所述方法还包括：

检测处于所述模拟电路的工作频段内的各个所述谐波的能量；

将检测到的能量最大的谐波对应的所述模拟电路的工作频段作为所述目标工作频段。