[发明专利]一种抑制数字时钟的高次谐波干扰的电路和方法

说明书

本发明公开了一种抑制数字时钟的高次谐波干扰的电路，包括：用于产生高频时钟信号的数字锁相环；与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。相应地，本发明还公开了一种抑制数字时钟的高次谐波干扰的方法。采用本发明，可以降低工作时钟的谐波落入敏感频段内的能量，进而抑制数字电路的工作时钟的高次谐波的干扰。

技术领域

本发明涉及电子技术领域，尤其涉及一种抑制数字时钟的高次谐波干扰的电路和方法。

背景技术

单片系统(全称：System On Chip，简称：SOC)集成是实现低成本、高性能系统的一个重要途径，即在同一个硅衬底上集成大规模数字电路和高性能的射频模拟电路。如图1所示，在数模混合电路中，数字电路会产生大量的数字噪声，这些噪声会对射频模拟电路的性能造成一定的影响，如图2所示，数字电路翻转所产生的噪声电流通过衬底传输到同一芯片上的射频模拟电路上，会大大降低射频模拟电路的性能，同时数字电路翻转通过电源耦合也会对射频模拟电路造成很大影响。

现有技术一公开的技术方案是：增加隔离环以提升隔离度，以保证干扰源产生的噪声经过传播路径的隔离后到达被干扰电路的噪声幅度小于被干扰电路容忍幅度，即满足公式：干扰源(dBm)-隔离度(dB)<干扰受体指标要求；但增加隔离环只能降低低频干扰信号对射频模拟电路的影响，对于高频信号如数字电路的工作时钟的高次谐波，其隔离环的隔离度会迅速降低；

现有技术二公开的技术方案是：任意调节数字电路的工作时钟的时钟频率，使得工作时钟和其谐波的干扰能避开比较敏感的频带范围；但无线射频频带有几十个，数字电路无论选择任何时钟频率，其谐波都有可能落入部分射频频带的带内，如图3所示，因此，单纯改变工作时钟频点的方法是不够的。

发明内容

本发明提供一种抑制数字时钟的高次谐波干扰的电路和方法，可以降低工作时钟的谐波落入敏感频段内的能量，进而抑制数字电路的工作时钟的高次谐波的干扰。

本发明第一方面提供了一种抑制数字时钟的高次谐波干扰的电路，包括：

用于产生高频时钟信号的数字锁相环；

与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。

在第一方面的第一种可能的实现方式中，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式；

所述数字时钟产生电路具体用于：

若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；

若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。

在第一方面的第二种可能的实现方式中，所述数字时钟生成电路包括计数器、占空比模式寄存器、选择器、相等比较器、大于等于比较器和输出寄存器，所述占空比模式寄存器存储有等占空比模式对应的第一配置值、非等占空比模式对应的第二配置值以及分频系数高位，其中：

所述选择器的控制端与所述占空比模式寄存器的输出端相连，所述选择器的第一输入端接入所述第一配置值，所述选择器的第二输入端接入所述第二配置值，所述选择器的输出端与所述相等比较器的第一输入端相连，所述相等比较器的第二输入端与所述计数器的输出端相连，所述相等比较器的输出端与所述输出寄存器的清零端相连，