[发明专利]一种半导体器件表面厚度均一化方法

说明书

技术领域

本发明涉及一种表面厚度均一化方法，特别涉及一种半导体器件表面厚度均一化方法。

背景技术

随着集成电路制造技术的发展，集成电路的集成度不断增加，对集成电路中各种元器件的精密度要求也日益提高，而在半导体制造工艺中，无论在要求结合的晶圆之间还是在晶圆内部，晶圆表面的粗糙度对于后续工艺的精密度影响至关重要。

请参照图1和图2，现有技术中，在半导体衬底1沉积绝缘层2，并制作金属线路层3后，沉积二氧化硅层4，二氧化硅层4用于绝缘，并研磨部分二氧化硅层4，由于目前的技术中，金属线路层3的厚度一般在4μm以上，造成晶圆表面的高度差较大，必须沉积6μm以上的二氧化硅才能完全覆盖晶圆所有表面，增加了晶圆表面的高度差，因此将晶圆表面研磨至同一高度需要耗费较长的时间，才能使晶圆表面厚度均一化。

针对以上问题，有必要发明一种方法，能够有效地减少需要二氧化硅研磨量，节约工时。

发明内容

本发明提供一种半导体器件表面厚度均一化方法，以快速地使半导体器件表面制作的更加平坦化。

为实现上述目的，本发明提供一种半导体器件表面厚度均一化方法，包括以下步骤：

步骤一：提供一半导体衬底；

步骤二：在所述半导体衬底沉积绝缘层，然后将绝缘层图案化，暴露出功能焊垫；

步骤三：在步骤二形成的半导体器件上依次沉积金属层和光刻胶层，并将所述光刻胶层图案化，暴露出部分金属层；

步骤四：刻蚀步骤三所暴露出的金属层，将光刻胶层去除，形成金属线路层；

步骤五：将步骤四形成的半导体器件上依次沉积氮化硅层与二氧化硅层；

步骤六：采用化学机械研磨的方式研磨所述二氧化硅层直至所述金属线路上的氮化硅完全暴露，并研磨部分氮化硅层。

作为优选，还包括步骤七：在步骤六所形成的半导体器件上沉积二氧化硅，并研磨部分二氧化硅。

作为优选，所述步骤七中沉积二氧化硅层的厚度为2～3μm。

作为优选，所述步骤七中研磨部分二氧化硅层直至二氧化硅层厚度减少0.5～1μm。

作为优选，所述金属线路材料为铝或者铜，厚度为4～10μm。

作为优选，所述绝缘层为磷硅玻璃、二氧化硅、氮化硅、二氧化硅以及聚酰亚胺中的一种或者几种。

作为优选，所述步骤五中氮化硅层厚度为0.5～1μm。

作为优选，所述步骤五中二氧化硅层厚度为6μm以上。

作为优选，所述步骤六中研磨部分氮化硅层直至氮化硅层厚度减少2～3μm。

作为优选，所述研磨部分氮化硅层或者部分二氧化硅层为化学机

械研磨。

与现有技术相比，本发明的有益效果是：本发明在金属线路层完成之后，在沉积二氧化硅层之前增加沉积一层氮化硅层的步骤，将氮化硅层作为化学机械研磨的停止层，二氧化硅层的厚度比现有技术中需要沉积的二氧化硅厚度减少4～5μm，沉积完成后，采用化学机械研磨二氧化硅层，直至金属线路上的氮化硅层暴露，由于氮化硅的表面化学性能比二氧化硅稳定，因此氮化硅被研磨的速率远远小于二氧化硅被研磨的速率，当氮化硅表面仍残留有二氧化硅时，继续研磨，当二氧化硅完全被研磨去除后，氮化硅层仍能够完全覆盖金属线路，且由于氮化硅层的被研磨速率较小，因此继续研磨后的晶圆表面氮化硅层的高度与其余二氧化硅层的高度较为一致，即晶圆各处厚度均一，因此这种方法不仅降低了二氧化硅的研磨量，且对于晶圆内部(WIW，Within Wafer)以及晶圆之间(WTW，Wafer to Wafer)表面厚度的均一性还能够较好地控制。也就是说，本发明是通过金属线路上沉积一层氮化硅层，然后沉积少量二氧化硅层，这样就降低二氧化硅的研磨量，当研磨半导体器件表面直至氮化硅层暴露后，继续研磨半导体器件表面，直至表面各处厚度一致，从而使得半导体器件表面各处厚度均一。

附图说明

图1为现有技术中在金属线路上沉积二氧化硅层后的截面图；

图2为现有技术中在研磨部分二氧化硅层后的截面图；

图3为本发明提供的半导体器件表面厚度均一化方法工艺流程图；

图4为本发明提供的依次沉积氮化硅与二氧化硅之后的截面图；

图5为本发明提供的研磨二氧化硅层和部分氮化硅层之后的截面图；

图6为沉积二氧化硅之后的截面图；

图7为研磨部分二氧化硅之后的截面图。

现有技术图示：1-半导体衬底、2-绝缘层、3-金属线路、4-二氧化硅层；