[发明专利]利用生成重命名的计算机信息处理器

说明书

相关申请的交叉引用

本申请要求于2014年4月25日提交的题为“BranchPrediction”的美国临时申请号61/984,711、和于2014年10月31日提交的题为“ComputerProcessorWithGenerationRenaming”的美国非临时申请号14/530,038的权益，通过引用将其全部内容结合于此。

技术领域

本公开整体涉及计算机处理器。

背景技术

半导体制造的发展使得可以将大量逻辑电路结合到集成电路上。反过来，这导致数字系统架构的进步。大大得益于该性能而在单个集成电路上包括各种逻辑电路阵列的数字系统架构的一个特定领域是处理器设计。

发明内容

根据本公开的实施方式，提供了一种处理器，包括：预约队列(reservationqueue)；重命名器(renamer)，耦接至所述预约队列并被配置为产生生成数并将所述生成数(generationnumber)传递至所述预约队列；寄存器，耦接至所述预约队列并被配置为存储值；执行流水线(executionpipe)，耦接至所述预约队列；以及缓冲器，耦接至所述执行流水线并被配置为接收所述执行流水线的输出，并且所述缓冲器进一步耦接至所述预约队列并被配置为将所述执行流水线的输出传递至所述预约队列。

进一步地，所述处理器包括：小重置DHLGshare分支预测单元。

进一步地，所述处理器包括：加载/存储单元，被配置成为多个排队的加载指令和存储指令的每一个调度对内存的访问；其中，所述加载/存储单元包括资源锁定电路，所述资源锁定电路被配置为防止同时调度冲突的内存操作。

根据本公开的另一实施方式，提供了一种处理器，包括：指令高速缓存；指令解码器，耦接至所述指令高速缓存；预约队列，耦接至所述指令解码器；寄存器，耦接至所述预约队列并被配置为存储值；小重置DHLGshare分支预测单元，耦接至所述指令高速缓存并被配置为生成地址并将所述地址传递给所述指令高速缓存；执行流水线，耦接至所述预约队列；缓冲器，耦接至所述执行流水线并被配置为接收所述执行流水线的输出，并且所述缓冲器进一步耦接至所述预约队列并被配置为将所述执行流水线的输出传递至所述预约队列。

根据本公开的又一实施方式，提供了一种处理器，包括：指令高速缓存；指令解码器，耦接至所述指令高速缓存；分支预测单元，耦接至所述指令高速缓存并被配置为生成指令地址并将所述指令地址提供至所述指令高速缓存；寄存器文件，被耦接以接收寄存器地址；重命名器单元，耦接至所述指令高速缓存和所述指令解码器；多个预约队列，所述多个预约队列的每个预约队列耦接至所述寄存器文件、所述指令解码器、和所述重命名器单元；多个执行流水线，所述多个执行流水线的每个执行流水线耦接至所述多个预约队列的相应一个预约队列，并且所述多个执行流水线的每个执行流水线被配置为从所述多个预约队列的相应一个预约队列接收指令和数据并且执行所述指令；解读机构(stuntbox)，耦接至所述多个执行流水线的每个执行流水线，并被配置为接收所述多个执行流水线的每个执行流水线的输出；其中，响应于所述指令解码器的输出，所述寄存器文件被配置为提供指令中指定为源的寄存器的内容；并且响应于所述指令解码器的输出，所述重命名被配置为同时提供生成数。

其中，所述分支预测单元包括小重置DHLGshare分支预测器。

其中，所述指令高速缓存被配置为接收和存储VLIW指令。

其中，所述解读机构的输出耦接至所述多个执行流水线的每个执行流水线的输入，并且所述解读机构的输出进一步耦接至所述多个预约队列的每个预约队列的输入。

进一步地，所述处理器包括：加载/存储单元，耦接至所述解读机构和所述寄存器文件；以及存储器(memory，内存)，耦接至所述加载/存储单元；其中，所述加载/存储单元被配置为从所述解读机构接收输入并从所述寄存器文件接收输入。

其中，所述多个预约队列的每个预约队列被配置为存储指令操作码、目的地寄存器地址、和目的地寄存器生成数。

其中，所述多个预约队列的每个预约队列进一步被配置为存储第一源寄存器地址、第一寄存器生成数、第一寄存器值、第一有效位、第二源寄存器地址、第二寄存器生成数、第二寄存器值、和第二有效位。

其中，所述指令解码器识别指定配对寄存器操作的指令。

其中，所述寄存器文件包括多个寄存器；并且所述重命名器单元包括用于所述多个寄存器的每一个的寄存器重命名模块。