[发明专利]三维集成电路中缺陷硅通孔的容错电路

权利要求书

1.一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述三维集成电路中缺陷硅通孔的容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。

2.根据权利要求1所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，每个所述行容错控制器包括沿所述行信号传输方向依次连接的n-m+1个容错单元，所述第x个信号线通过所述第x个行容错控制器中的每个容错单元与一个硅通孔连接，任意相邻的两个行容错控制器连接n-m个相同的硅通孔。

3.根据权利要求2所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，每个所述行容错控制器中的第i个容错单元的列输出端连接至沿列信号传输方向上的下一个行容错控制器中的第i-1个容错单元的列输入端，其中i∈[2,n-m+1]的正整数，每个所述行容错控制器中的第j个容错单元的行输出端连接至第j+1个容错单元的行输入端，其中j∈[1,n-m]的正整数，第1个行容错控制器中的n-m+1个容错单元的列输入端分别连接至n-m+1个测试线，其余m-1个行容错控制器中的最后一个容错单元的列输入端分别连接至其余的m-1个测试线。

4.根据权利要求3所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，

所述容错单元用于当其行输入端接收行导通信号、且列输入端接收对应的测试线的导通信号时，使得沿所述行信号传输方向和列信号传输方向上的其他容错单元都截止；以及

所述容错单元用于当其行输入端接收行断开信号和/或列输入端接收对应的测试线的断开信号时，使得其行输入端接收的信号传输至沿所述行信号传输方向的下一个容错单元的行输入端，且将其列输入端接收的信号传输至沿所述列信号传输方向的下一个容错单元的列输入端。

5.根据权利要求4所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，所述测试线的断开信号和行断开信号为逻辑低电平，且所述测试线的导通信号和行导通信号为逻辑高电平。

6.根据权利要求4或5所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，

当所述容错单元的行输入端和列输入端接收逻辑高电平时，所述容错单元导通且其行输出端和列输出端输出逻辑低电平；以及

当所述容错单元的行输入端和/或列输入端接收逻辑低电平时，所述容错单元截止且其行输出端和列输出端分别与其行输入端和列输入端的信号相同。

7.根据权利要求6所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，所述容错单元包括：

与非门，其两个输入端分别作为所述容错单元的所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述容错单元的所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述容错单元的所述列输出端；以及

可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当所述与非门输出逻辑高电平时截止；

其中每个所述行容错控制器中的第1个容错单元的行输入端被设置为逻辑高电平。

8.根据权利要求7所述的三维集成电路中缺陷硅通孔的容错电路，其特征在于，所述可控开关器件为PMOS晶体管，所述PMOS晶体管的栅极连接至所述与非门的输出端。