[发明专利]三维集成电路中缺陷硅通孔的容错电路

说明书

技术领域

本发明涉及集成电路设计领域，具体涉及用于容错缺陷硅通孔的电路。

背景技术

基于硅通孔(Through Silicon Via,TSV)的三维集成电路(以下简称三维集成电路)通过硅通孔将多层芯片垂直堆叠集成，由于采用了非常短的硅通孔代替了平面集成电路中的长互连线，使其具有诸多优点，例如低延迟、低功耗和高性能等，从而非常具有应用前景。

然而，在三维集成电路的硅通孔的制造过程以及硅通孔的键合过程中，易于造成硅通孔的缺陷或失效，由于即使单个硅通孔的失效都将导致整个三维集成电路芯片失效，从而将降低三维集成电路产品的成品率。因此。为了提高三维集成电路的可靠性，现有技术提供了一些缺陷硅通孔容忍(或修复)方法，其通常采用缺陷硅通孔附近的硅通孔修复发生缺陷的硅通孔。然而，实际上，在硅通孔制造和键合过程中，硅通孔易于形成簇形缺陷，即缺陷硅通孔易于发生在一个小的区域内。如果某一个硅通孔发生了缺陷，其邻近的硅通孔也将有较高的概率发生缺陷。此外，硅通孔中产生的很多类型的缺陷是潜在的，在三维集成电路的出厂测试中通常难以被检测，例如硅通孔的界面裂纹缺陷，其在芯片的出厂测试中很难被检测到。然而在芯片的使用过程中，硅通孔的界面裂纹缺陷会形成一个完全的开路缺陷，从而使得三维集成电路的性能失效。

因此，为了提高整个三维集成电路的成品率和可靠性，需要一种能容忍三维集成电路中的缺陷硅通孔的容错电路，其不仅能自动容忍三维集成电路在出厂测试中检测到的缺陷硅通孔(包括簇形缺陷)，还能自动容忍三维集成电路在使用过程中发生失效的缺陷硅通孔。

发明内容

因此，针对上述技术问题，本发明的一个实施例提供了一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。

优选的，每个所述行容错控制器包括沿所述行信号传输方向依次连接的n-m+1个容错单元，所述第x个信号线通过所述第x个行容错控制器中的每个容错单元与一个硅通孔连接，任意相邻的两个行容错控制器连接n-m个相同的硅通孔。

优选的，每个所述行容错控制器中的第i个容错单元的列输出端连接至沿列信号传输方向上的下一个行容错控制器中的第i-1个容错单元的列输入端，其中i∈[2,n-m+1]的正整数，每个所述行容错控制器中的第j个容错单元的行输出端连接至第j+1个容错单元的行输入端，其中j∈[1,n-m]的正整数，第1个行容错控制器中的n-m+1个容错单元的列输入端分别连接至n-m+1个测试线，其余m-1个行容错控制器中的最后一个容错单元的列输入端分别连接至其余的m-1个测试线。

优选的，所述容错单元用于当其行输入端接收行导通信号、且列输入端接收对应的测试线的导通信号时，使得沿所述行信号传输方向和列信号传输方向上的其他容错单元都截止；以及所述容错单元用于当其行输入端接收行断开信号和/或列输入端接收对应的测试线的断开信号时，使得其行输入端接收的信号传输至沿所述行信号传输方向的下一个容错单元的行输入端，且将其列输入端接收的信号传输至沿所述列信号传输方向的下一个容错单元的列输入端。

优选的，所述测试线的断开信号和行断开信号为逻辑低电平，且所述测试线的导通信号和行导通信号为逻辑高电平。

优选的，当所述容错单元的行输入端和列输入端接收逻辑高电平时，所述容错单元导通且其行输出端和列输出端输出逻辑低电平；以及当所述容错单元的行输入端和/或列输入端接收逻辑低电平时，所述容错单元截止且其行输出端和列输出端分别与其行输入端和列输入端的信号相同。

优选的，所述容错单元包括：

与非门，其两个输入端分别作为所述容错单元的所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述容错单元的所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述容错单元的所述列输出端；以及

可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当所述与非门输出逻辑高电平时截止；