[发明专利]一种离子注入损伤深度的测试方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种对离子注入的损伤深度进行准确测试的方法。

背景技术

集成电路尤其是超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称MOS晶体管)。伴随着摩尔定律，集成电路特征尺寸一直在不断缩小，随着器件尺寸的不断缩小，对掺杂工艺的要求也更加苛刻，要求能够精确控制掺杂离子的深度和浓度。

离子注入可通过调节注入离子的能量和剂量，精确控制掺杂的深度和浓度。特别是，当需要超浅结和特殊形状的杂质浓度分布时，离子注入掺杂可保证其精确度和重复性。离子注入的杂质分布准直性好(即横向扩展小)，有利于获得精确的浅结掺杂，可提高电路的集成度和成品率。离子注入能在任意所需的温度下进行掺杂，并可达到高纯度掺杂的要求，避免有害物质进入半导体材料，因而可以提高半导体器件的性能。当前离子注入已成为大规模和超大规模集成电路中的一项重要掺杂技术。

同时，集成电路随着器件尺寸的不断缩小，对器件的速度要求也越来越高。而为了提高器件速度，应变硅技术开始引入，其中一种方法是在沟道上引入高应力，从而增加载流子的迁移率，进而增加器件速度。

高应力的引入比较常用的方法是在源漏接触形成以后，用等离子体增强技术沉积一层高应力的氮化硅薄膜(Contact etch stop layer，CESL)，通过应力传导，增加沟道的载流子迁移率。但是高应力薄膜一般分为拉应力和压应力，拉应力能大大提高NMOS器件的沟道载流子迁移率，但是会降低PMOS的载流子迁移率。

为了在提高NMOS器件速度的同时不降低PMOS的速度，在拉应力的CESL薄膜沉积到器件上去后，会进行一次光刻，将PMOS区域的CESL薄膜暴露出来，用一道离子注入(IMP)将CESL薄膜氮化硅的应力释放掉，仅暴露NMOS区域薄膜的高应力。

离子注入能够释放应力的原因是由于离子注入工艺会造成氮化硅晶格损伤，从而使得高拉应力释放，变成低应力的氮化硅。离子注入工艺的深度主要靠离子注入的能量控制，能量越高注入的深度也越深。因为CESL薄膜下方就是栅极和沟道，因此精确控制IMP的注入深度就很重要，既不能太浅、也不能太深。因为太浅会使得高应力并不能完全释放，起不到应力释放的效果；而太深又有可能将氮化硅击穿，使得注入的掺杂离子扩散到栅极或者沟道中，影响器件性能。

因此，为了精确控制离子在氮化硅中的注入深度，找到一个能监控离子注入工艺在氮化硅中的注入损伤深度的方法就很重要。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种能监控离子注入工艺在氮化硅中的注入损伤深度的方法，实现精确控制离子在氮化硅中的注入深度。

为实现上述目的，本发明的技术方案如下：

一种离子注入损伤深度的测试方法，包括以下步骤：

步骤S01：提供一硅片衬底，在所述硅片衬底上生长一层氮化硅薄膜，然后对所述氮化硅薄膜进行紫外线照射，使所述氮化硅薄膜获得高应力；

步骤S02：对所述氮化硅薄膜进行离子注入，使所述氮化硅薄膜的应力得到释放，并测得所述氮化硅薄膜的初始厚度；

步骤S03：采用湿法工艺对所述氮化硅薄膜进行若干次一定时间的刻蚀，并在每次刻蚀后测得所述氮化硅薄膜的厚度，得出每次刻蚀后的氮化硅损耗；

步骤S04：将每次刻蚀后的氮化硅损耗与本征氮化硅损耗进行对比，当某次刻蚀后二者的差异落入一差异率限值内时，则停止后续刻蚀，并对该次前各次的氮化硅损耗进行加和，计算出总的氮化硅损耗量，该总的氮化硅损耗量即为所述氮化硅薄膜被离子注入损伤的深度值。

优选地，步骤S01中，采用等离子化学汽相淀积生长所述氮化硅薄膜。

优选地，步骤S02中，采用一定剂量和能量的Si离子或N离子等离子体，对所述氮化硅薄膜进行离子注入。

优选地，步骤S03中，采用DHF或磷酸溶液对所述氮化硅薄膜进行湿法刻蚀。

优选地，步骤S03中，每次的刻蚀时间相同。

优选地，步骤S03中，每次的刻蚀时间为2～20秒。

优选地，采用椭偏仪测得所述氮化硅薄膜的厚度。

优选地，还包括步骤S05：变换离子注入能量，并重复步骤S01～S05，得到所述氮化硅薄膜在不同离子注入能量时所对应的总的氮化硅损耗量，建立不同离子注入能量在所述氮化硅薄膜中的对应注入深度关系模型。