[发明专利]同步逻辑电路

说明书

技术领域

本发明涉及同步逻辑电路，具体涉及降低功率需求的这类电路。

背景技术

用于驱动开关模式电源(SMPS)电路的集成电路从模拟功能向数字功能转变是当前和未来的趋势。原因之一是，数字电路更为灵活，并且通常设计周期更短。通常都要求同步数字设计，即，电路的所有部件通过时钟信号同步的设计，因为在实践中所有现代工具都基于这种设计。

节电特性，例如在无负载或轻负载时降低从输电线路或其他电源获取的输入功率，也变得特别重要。低于或实质上低于30mw的功率需求越来越普遍。

同步数字设计的缺点是需要持续运行的时钟，因而耗电。在每一个时钟周期，从电源抽取电流脉冲，并且功耗基本正比于时钟频率。尤其是，当因SMPS中的外部事件(例如，基于反激变换器的主峰值电流，结束主开关的导通时段)而必须作出快速判决时，逻辑应当能够非常迅速地并优选地以良好预测的延时作出响应，以防止由于时钟与事件不同步而引发的噪声和其他问题。

通过使用标准同步逻辑，实际效果是需要高时钟频率，这导致数字电路非常大的功耗。然而，即使处于高时钟频率，时钟仍然与任意具体外部事件不相关。这导致在外部事件和后续事件处理之间事实上存在随机延时，该延时依赖于时钟在任意给定时刻的任意状态。

用于降低功耗的一种已知方案是时钟选通，其中时钟被分割，使得时钟信号可以针对一部分电路关断。通过这种方式可以降低功耗，但是，由于时钟仍与外部事件不相关，所以随机延时依然存在。

发明内容

本发明的目的在于解决以上提到的问题中的一个或多个。

根据本发明的第一方面，提供了一种同步逻辑电路，包括：

输入模块；

输出模块；

判决逻辑模块，连接在输入和输出模块之间，并被配置为依赖于从输入和输出模块提供的当前输入状态，向输出模块提供下一输出状态；

时钟模块，连接到输入和输出模块，并被配置为提供用于同步输入和输出模块的操作的时钟信号；以及

输入检测模块，连接到输入模块，并被配置为当检测到提供至输入模块的输入的改变时，向时钟模块提供使能信号，

其中时钟模块被配置为当接收到来自输入检测模块的使能信号时，向输入和输出模块提供时钟信号。

通过允许时钟模块由电路输入的改变来触发，仅在需要的时候提供使输入模块和输出模块同步的时钟信号，从而相比时钟模块持续操作，节省了功率需求。此外，每一个时钟脉冲的定时可以更加一致，因为直接响应输入的改变来提供时钟信号，即，没有因设定的时钟频率而引起的不定延时。因而，可以使判决逻辑模块以可预测的固定延时对具体事件作出反应。

为了检测输入的改变，输入检测模块可以被配置为比较输入模块的输出状态和输入模块的输入状态，并且当输入模块的输入和输出状态不相等时，向时钟模块提供使能信号。

同步逻辑电路可以包括输出检测模块，输出检测模块连接到输出模块，并被配置为当检测到输出模块所提供的输出的改变时，向时钟模块提供使能信号，其中时钟模块被配置为当接收到来自输出检测电路的使能信号时，向输入和输出模块提供时钟信号。在输入检测模块之外还增加了输出检测模块，这使得在判决逻辑模块的输出状态改变后，输出状态发生改变时，能够提供另一时钟信号以使输入和输出模块的操作同步。如果在检测到输入改变时向输入和输出模块提供的初始时钟信号没有使判决逻辑模块的输出状态发生改变，则将不需要另一时钟信号。在备选实施例中，时钟模块可以被配置为在来自输入检测模块的初始使能信号之后，操作设定数量的周期。

输出检测模块可以被配置为比较输出模块的输出状态和输出模块的输入状态，并且当输出模块的输入和输出状态不相等时，向时钟模块提供使能信号。

时钟模块可以被配置为仅当接收到来自输入和输出检测模块之一或二者的使能信号时，提供时钟信号。这使所需时钟信号的数量最小化，从而使时钟模块的功率需求降低到最小。

同步逻辑电路可以被配置为作为Moore或Mealy型状态机操作。当电路被配置为作为Mealy型状态机操作时，同步逻辑电路包括另一逻辑模块，所述另一逻辑模块连接到输出模块，并被配置为依赖于输出模块的输出状态和输入模块的输入状态来提供输出状态。

输入和输出模块通常包括触发器，触发器被配置为当接收到时钟信号时，将输入状态传输至输出状态。根据输入和输出状态所需的比特数，每一个模块可以包括多个这样的触发器。