[发明专利]一种全数字实现的闪烁型模数转换器

权利要求书

1.一种全数字实现的闪烁型模数转换器，其特征在于结构包括：

由两组并联三态门和去耦合电容构成的差分信号采样保持阵列（201）；由与非门/非门和去耦合电容构成的具有使用内置参考电压的（2^N-1）个差分延时链对DDLP阵列（202）；以及锁存器阵列；其中：

差分信号经过两个相同的采样保持阵列，每一个DDLP对应一对差分参考电压，差分信号在保持期间控制相应DDLP产生不同延时，延时链的延时由若干个与非门和非门决定，并经过去耦合电容实现微调；再经过锁存器比较，得到DDLP的两个输出上升沿的延时大小，从而得到温度计码的数字比较输出；

所述的差分信号采样保持阵列（201）主要采用三态门和去耦合电容实现；三态门电路由12个MOS管M₁～M₁₂电路连接组成；其中，MOS管M₁和M₂组成反相器，得到输入使能信号OE的反相；MOS管M₃、M₄、M₅、M₆组成或非门，此或非门的输入为OE的反相和输入信号I，或非门的输出作为PMOS管M₁₂的栅极控制信号；由MOS管M₇、M₈、M₉、M₁₀组成与非门，使能信号OE和输入信号I输入到由MOS管M₇、M₈、M₉、M₁₀组成的与非门中，与非门的输出作为PMOS管M₁₁的栅极控制信号；MOS管M₁₁和M₁₂的共同漏极作为整个三态门的输出；输入I处接高电平，使能端OE处接时钟，而输入待采样信号通过输出端PMOS管，在OE的控制下可实现周期性的采样；由若干个三态门电路组成采样阵列，采样阵列后接若干去耦合电容作保持电容。

2.根据权利要求1所述的全数字实现的闪烁型模数转换器，其特征在于所述的DDLP中，对于一对指定的差分参考电压vrefp、vrefn，设计有两个延时链：延时链A和延时链B，使得输入vip、vin分别为相应的差分参考电压vrefp，vrefn时，延时链的输出上升沿同时到达；这样，当延时链A的输入大于vrefp，延时链A的延时就小于延时链B，输出的上升沿较延时链B更早到达，两个输出信号被相应锁存器锁存，得到的比较结果为“1”，反之亦然；对于所有的参考电压对都采用此思路进行设计，即，对N位的闪烁型模数转换器，设计（2^N-1）个DDLP；

其中，延时链的延时由两部分组成；每个延时链首先由若干个基本延时单元串联而成，以确定其延时的范围；基本延时单元由与非门和非门依次连接组成，与非门中接地的NMOS管N₂和其中一个PMOS管P₂的栅极都接输入控制信号In，而NMOS管N₁和PMOS管P₁栅极接时钟Clock；输入控制信号In保持在较大的水平，以使PMOS管P₂一直关断而NMOS管N₂一直导通，这样Clock到输出的延时由NMOS管N₂的栅极电压，也就是In控制；若干个上述基本延时单元串联时，每个基本延时单元共用输入控制信号In，而输入Clock为前一个基本延时单元的输出；这样每个基本延时单元延时的叠加即为整个延时链的延时；延时链后面接去耦合电容，以实现微调延时。