[发明专利]一种全数字实现的闪烁型模数转换器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种全数字实现的闪烁型模数转换器。

背景技术

随着工艺的不断进步，由于短沟道效应的影响，模拟电路不能实现有效的按比例缩小，功耗也比较大，同时其强烈依靠设计者的经验，缺少合适的高效自动化设计工具，而传统的模数转换器，无论是逐次比较结构，还是闪烁型结构，流水线结构，都有相当大部分的模拟部分，这降低了模数转换器的设计效率。而数字电路则可弥补上述模拟电路的不足，充分利用工艺先进工艺带来的优势。

传统闪烁型模数转换器的结构如图3所示，差分输入信号分别通过四输入差分比较器与经电阻分压的差分参考电压进行比较，得到温度计码比较结果。这里使用较多的电阻，增加了面积，同时使用大量模拟比较器，增加面积的同时也花费大量功耗。

为解决传统模拟实现的模数转换器在功耗以及面积上的浪费，并提高模数转换器的设计自动化程度及效率，本发明提出了一种全数字搭建实现的闪烁型模数转换器，将传统闪烁型模数转换器中的各模块全部用数字标准单元库中的单元代替，完成模数转换器的全数字实现。采样保持电路使用三态门阵列以及去耦合电容阵列（201）完成，而比较器部分则采用由与非门/非门/去耦合电容组成的DDLP阵列（202），每个DDLP经过锁存器比较产生对应的温度计码输出结果。

发明内容

本发明的目的在于提供一种面积小、功耗低的全数字实现的闪烁型模数转换器。

本发明提出的全数字实现的闪烁型模数转换器，其结构包括：由两组并联三态门和去耦合电容构成的差分信号采样保持阵列（201），由与非门/非门和去耦合电容构成的具有使用内置参考电压的（2^N-1）个差分延时链对（Differential Delay Line Pair，以下简称DDLP）阵列（202），以及锁存器阵列；差分信号经两个相同的采样保持阵列，由于每一个DDLP对应一对差分参考电压，差分信号在保持期间控制相应DDLP产生不同延时，延时链的延时是由若干个与非门和非门决定，并经过去耦合电容实现微调；再经过锁存器比较，得到DDLP的两个输出上升沿的延时大小，从而得到温度计码的数字比较输出。

本发明中，差分信号采样保持电路（201）主要采用三态门和去耦合电容来实现，如图1所示，主要由12个MOS管M₁～M₁₂电路连接组成；其中，NMOS管M₁和M₂组成反相器，得到输入使能信号OE的反相；NMOS管M₃、M₄、M₅、M₆组成或非门，此或非门的输入为OE的反相和输入信号I，或非门的输出作为PMOS管M₁₂的栅极控制信号；由NMOS管M₇、M₈、M₉、M₁₀组成的与非门，使能信号OE和输入信号I输入到由NMOS管M₇、M₈、M₉、M₁₀组成的与非门中，与非门的输出作为PMOS管M₁₁的栅极控制信号；PMOS管M₁₁和M₁₂的共同漏极作为整个三态门的输出；输入I处接高电平，使能端OE处接时钟，而输入待采样信号通过输出端PMOS管，在OE的控制下可实现周期性的采样；整个三态门实现的效果是，OE为低电平时，输出浮空；OE为高电平时，输出跟随输入I。这里三态门用作采样电路的接法和工作原理如下，输入I接高电压VDD，这样中间信号线Mid（图中为红色线）一直为低电平，3个NMOS管M₄、M₇、M₁₂全部关断，NMOS管M₁₀始终导通；三态门的使能端OE接入时钟，时钟经过反向后加在PMOS管M₁₁的栅极，输入待采样信号vin通过PMOS管M₁₁的源级在OE的控制下被周期性的采样和保持。根据对采样保持电路驱动能力的要求，采用若干个图1结构组成采样阵列，采样阵列后接若干去耦合电容作保持电容。