[发明专利]通过工艺集成优化减小半导体器件性能调试难度的方法有效
| 申请号： | 201510249105.5 | 申请日： | 2015-05-15 |
| 公开（公告）号： | CN104867875B | 公开（公告）日： | 2018-01-26 |
| 发明（设计）人： | 周建华 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238 |
| 代理公司： | 上海天辰知识产权代理事务所(特殊普通合伙)31275 | 代理人： | 吴世华,陈慧弘 |
| 地址： | 201210 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 通过 工艺 集成 优化 减小 半导体器件 性能 调试 难度 方法 | ||
1.通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，包括以下步骤：
步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；
步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；
步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；
步骤四：进行多晶硅栅的热处理；
步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；
步骤六：制作用于PMOS的第一栅极侧墙；
步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；
步骤八：进行锗硅外延生长工艺；其中，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理，留待进行锗硅外延生长工艺之后一起进行；
步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；
步骤十：制作用于NMOS的第二栅极侧墙；
步骤十一：进行源漏注入形成源漏极。
2.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤七中，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖。
3.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤九中，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖。
4.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤六中，制作用于PMOS的第一栅极侧墙时，包括多晶硅栅的氧化和SiN的淀积、刻蚀。
5.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤十中，制作用于NMOS的第二栅极侧墙时，包括SiO2和SiN的淀积、刻蚀。
6.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，所述衬底的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘体上硅材料。
7.根据权利要求1～6任意一项所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，还包括步骤十二：制作金属前介质、通孔、金属插塞和金属层。
8.根据权利要求1～6任意一项所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，所述通过工艺集成优化减小半导体器件性能调试难度的方法用于制作CMOS器件。
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H01L 半导体器件；其他类目中不包括的电固体器件
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H01L21-02 .半导体器件或其部件的制造或处理
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