[发明专利]通过工艺集成优化减小半导体器件性能调试难度的方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种通过工艺集成优化减小半导体器件性能调试难度的方法。

背景技术

随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。器件尺寸的缩小带来了器件性能的大幅提升，但同时，器件电学性能的调试难度也随着器件尺寸的缩小变得越来越困难。通常器件的电学性能受到器件的物理结构、离子注入工艺的优化以及整个制程工艺过程中热预算(Thermal Budget)的影响，如何合理设计上述的三点工艺，对器件性能的调试显得尤为重要，也给器件性能调试带来了非常大的挑战。

特别是随着超大规模集成电路技术的发展，引入了许多新的技术，比如说在40纳米技术节点，从低功耗工艺发展到高性能工艺，为了使PMOS器件获得非常好的性能，会引入嵌入式的锗硅外延工艺(Embedded SiGe EPI)，而SiGe EPI工艺中会引入大量的热处理工艺，会给器件调试带来一系列的问题。

现有半导体高性能工艺的制程流程，是基于低功耗工艺流程建立的，包括以下步骤：

首先进行步骤S10，进行浅沟槽隔离制作。

接着进行步骤S11，进行阱注入形成N型阱或P型阱。

接着进行步骤S12，制作栅极氧化层以及栅极的淀积，淀积的材料是多晶硅，并进行多晶硅的光刻形成栅极。

接着继续步骤S13，进行多晶硅栅热处理。

接着继续步骤S14，进行输入输出器件(I/O)轻掺杂注入形成I/O器件漏轻掺杂结构。

接着继续步骤S15，制作用于PMOS的第一栅极侧墙，第一栅极侧墙的形成包括多晶硅栅的氧化和SiN的淀积、刻蚀。

接着继续步骤S16，进行NMOS、PMOS漏轻掺杂注入(N/PLDD)形成NMOS、PMOS器件漏轻掺杂结构。

接着继续步骤S17，进行锗硅外延生长工艺。

接着继续步骤S18，制作用于NMOS的第二栅极侧墙，第二栅极侧墙的形成包括多SiO₂和SiN的淀积、刻蚀。

接着继续步骤S19，进行源漏注入形成源漏极。

后续制作金属前介质、通孔、金属插塞和金属层。

在上述工艺制程中，步骤S16进行NLDD漏轻掺杂注入在SiGe EPI工艺之前，因此SiGe EPI工艺的热处理工艺会影响NLDD注入离子的激活以及扩散，并且，为了满足PMOS电学性能的需求，SiGe工艺会进行大量的工艺调整以获得足够的应力来提升PMOS的性能，SiGe工艺的调整就会严重影响NMOS性能，因此带来了非常大的不确定性，给NMOS调试带来了很大的挑战。

如何通过合理优化设计工艺制程流程，使得NMOS器件免受高性能制程中锗硅工艺热预算的影响，降低NMOS器件性能调试的难度，成为一个需要解决的重要课题。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种通过工艺集成优化减小半导体器件性能调试难度的方法，通过合理优化设计工艺制程流程，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。

为实现上述目的，本发明的技术方案如下：

通过工艺集成优化减小半导体器件性能调试难度的方法，包括以下步骤：

步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；

步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；

步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；

步骤四：进行多晶硅栅的热处理；

步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；

步骤六：制作用于PMOS的第一栅极侧墙；

步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；

步骤八：进行锗硅外延生长工艺；其中，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理，留待进行锗硅外延生长工艺之后一起进行；

步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；

步骤十：制作用于NMOS的第二栅极侧墙；

步骤十一：进行源漏注入形成源漏极。

优选地，步骤七中，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖。

优选地，步骤九中，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖。