[发明专利]用于无分频器的数字锁相环的高阶Σ△

说明书

本公开涉及用于无分频器的数字锁相环的高阶∑△。这里描述了与实现无分频器的数字锁相环(DPLL)相关的技术，其中该无分频器的数字锁相环包括与更高阶∑△匹配的环路响应。

技术领域

本公开总体涉及锁相环领域。更具体地，涉及用于无分频器的数字锁相环的高阶∑Δ。

背景技术

锁相环(PLL)是很多电子电路的主要部分，并且在通信系统或电路中尤为重要。取决于特定的期望应用，PLL可以被以多种不同方式(即，完全模拟的实施方式、完全数字的实施方式、和/或软件实施方式)实现。另外，两个或者更多个PLL在各种应用的实施方式中可以被耦合在一起。例如，在倍频电路中，两个或者更多个PLL可以被耦合以提供期望频率。

PLL可以被进一步细分为基于分频器的数字PLL(DPLL)架构或无分频器的DPLL架构两种主要架构。基于分频器的DPLL采用其比率可以响应于在例如，DPLL的输出信号与DPLL的输入信号之间检测到相位差而动态变化的小数分频器。与无分频器的DPLL相反，无分频器的DPLL在其电路中不利用小数分频器。

在基于分频器的DPLL和无分频器的DPLL的当前设计中，需要在具有较好的噪声整形并减少小数杂散的同时降低功率、面积和复杂性。

发明内容

根据本公开的一个实施例，提供了一种无分频器的锁相环PLL系统，包括：基准频率振荡器，被配置为提供基准信号；电压控制振荡器VCO，被配置为提供反馈信号；时间数字转换器TDC，被配置为接收所述基准信号和所述反馈信号，所述TDC测量所述基准信号与所述反馈信号之间的时间差；以及耦合到所述TDC的∑Δ控制单元，所述∑Δ控制单元包括将至少一个一阶∑Δ级联到所述TDC的算法。

根据本公开的另一实施例，提供了一种无线设备，包括：一个或多个处理器；以及耦合到所述一个或多个处理器的收发信机，所述收发信机还包括：基准频率振荡器，被配置为提供基准信号；电压控制振荡器VCO，被配置为提供反馈信号；时间数字转换器TDC，被配置为接收所述基准信号和所述反馈信号；以及耦合到所述TDC的∑Δ控制单元，所述∑Δ控制单元包括将至少一个一阶∑Δ级联到所述TDC的算法。

附图说明

图1示出了本实施方式中描述的利用无分频器的DPLL的示例场景。

图2示出了根据这里描述的实施方式的示例性无分频器的DPLL。

图3示出了实现具有匹配更高阶∑Δ的环路响应的无分频器的DPLL的示例流程。

图4示出了根据这里的实施方式描述的利用无分频器的DPLL的无线设备的示例系统。

图5是示出根据这里描述的实施方式的利用无分频器的DPLL的示例设备的示例。

具体实施方式

这里描述了一种用于实现无分频器的(divider-less)数字锁相环(DPLL)的技术，该无分频器的DPLL中具有匹配更高阶∑Δ(sigma delta)的环路响应。

在一个实施例中，基准频率振荡器被配置为提供基准信号，同时电压控制振荡器(VCO)被配置为提供反馈信号。在该实施例中，时间数字转换器(TDC)接收基准信号和反馈信号。例如，TDC测量基准信号与反馈信号之间的时间差。在该示例中，∑Δ控制单元被进一步耦合到TDC。∑Δ控制单元例如，包括将至少一个一阶∑Δ级联到TDC的算法。至少一个一阶∑Δ的这种级联用来生成匹配更高阶∑Δ的环路响应。

图1是可以在其电路或系统中利用无分频器的DPLL的示例场景100。场景100示出了具有天线104-2的便携设备102、和具有天线104-4 的另一便携设备106。