[发明专利]相互节流的通信预取器

说明书

本发明涉及一种相互节流的通信预取器。一种微处理器包括根据第一算法将数据预取到微处理器的第一硬件数据预取器。该微处理器还包括根据第二算法将数据预取到微处理器的第二硬件数据预取器，其中第一算法与第二算法不同。第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。

相关申请的交叉引用

本申请是于2013年03月11号提交的、序列号为13/792,428的美国非临时申请的部分继续案(CIP)，在此通过引用将该美国非临时申请全部并入。本申请要求基于2014年5月27日提交的、序列号为62/003,461的美国临时申请的优先权，在此通过引用将该美国临时申请全部并入。

技术领域

本发明涉及相互节流的通信预取器。

背景技术

当高速缓存失效(cache miss)时，微处理器将存取系统存储器取代存取高速缓存，而此时需要的时间将比存取高速缓存、预取缓冲器或在微处理器本身内部的其它存储元件需要的时间多一或两个数量级。因此，为了减小它们的存取延迟，微处理器整合了可检查最近的数据存取模式且尝试预测程序下一步将存取哪个数据的预取技术。

预取的好处是众所周知的。然而，预取亦可能存有不好的效应。例如，每个预取请求会占用总线和存储器的可能已经拥塞的带宽，所述的预取请求进行在处理器总线至存储器之间。另外，预取请求可能延迟针对更迫切需要的数据的另一请求。再比如，如果数据被预取到高速缓存，则此预取的数据会使用一高速缓存线，如此将引起高速缓存存储器中的另一高速缓存线的驱逐(Eviction)。如果高速缓存线的被驱逐频率高于高速缓存线的被预取的频率，则所述的预取很可能对整体性能是有害的而非有利。因此，需要的是改善的数据预取机制。

发明内容

在一个方面中，本发明提供一种微处理器。该微处理器包括根据第一算法将数据预取到微处理器的第一硬件数据预取器。该微处理器还包括根据第二算法将数据预取到微处理器的第二硬件数据预取器，其中第一算法与第二算法不同。第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。

在另一方面中，本发明提供一种方法。该方法包括：由第一硬件数据预取器根据第一算法将数据预取到微处理器。该方法还包括由第二硬件数据预取器根据第二算法将数据预取到微处理器，其中第一算法与第二算法不同。该方法还包括由第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。该方法还包括由第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。

在又一方面中，本发明提供一种在供与计算设备一起使用的至少一个非瞬时计算机可用介质中编码的计算机程序产品，该计算机程序产品包括在所述介质中具体实现的计算机可用程序代码，用于指定微处理器。该计算机可用程序代码包括第一程序代码，用于指定根据第一算法将数据预取到微处理器的第一硬件数据预取器。该计算机可用程序代码还包括第二程序代码，用于指定根据第二算法将数据预取到微处理器的第二硬件数据预取器，其中第一算法与第二算法不同。第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。

附图说明

图1是图示出微处理器的方框图。

图2是图示出图1的微处理器中第一预取器和第二预取器的通信操作的流程图。