[发明专利]总线型的中央处理器

说明书

本发明公开一种总线型的中央处理器，包括控制器、至少一个功能模块、总线和总线控制单元，其中：所述总线连接所述控制器与所述功能模块；所述总线控制单元连接所述总线，根据所述控制器与所述功能模块交互的信息类型选择相应的总线用于所述信息的交互。本发明的总线型的中央处理器无需在控制器上设置大量的用于点对点连接的线路，各种信号都可以按类在总线上传输，防止后端布线出现拥塞问题，使得中央处理器的体系架构变得简单、规整，信号传输时也会快速、有序。

技术领域

本发明涉及中央处理器，尤其涉及一种总线型的中央处理器。

背景技术

随着电子芯片技术的高速发展，CPU(中央处理器)设计朝着高复杂度和高密度方向发展。在CPU设计难度增大的同时，CPU的高复杂度和高密度带来了其性能的可靠性和设计的可操作性等问题。其中，CPU的架构设计已成为影响其可靠性和可操作性的一个主导因素。传统的CPU设计技术已经难以满足现代发展的需要。

图1为传统CPU架构示意图。参照图1，传统的CPU架构主要包括控制器1、译码模块2、执行模块3、结果缓冲模块4和结果处理模块5。其中，控制器和这些模块之间采用点对点的连接方式。各个模块直接握手，信号采用点对点的方式，直接由一个模块传送到另一个模块。如图1所示，CPU中的控制器直接向这些模块发送信号，并接收从这些模块返回的信号。另外，各个模块之间的数据信号的流动方式也是点对点的方式。例如，译码模块2将从控制器接收到的信号进行译码后发送至执行模块3，执行模块3执行完信号的指令后，将执行结果发送至结果缓冲模块4，结果缓冲模块4再将信号发送至结果处理模块5。由于传统CPU架构中点对点的连接方式的限制，其信号传输也只能采用点对点的通信方式。包括地址信号、数据信号和控制信号在内的所有信号从一个模块发出，直接到达另一个接收模块。这种点对点的设计结构，CPU中直接与控制器连接的线路较多，不仅会导致CPU的体系架构变得复杂和凌乱，而且会导致数据传输的信号混乱。这会增加设计CPU架构的困难和时间成本。随着CPU规模的不断增加，这种影响愈加明显。特别对于百万门级或千万门级的CPU而言，按传统方式进行后端布线时会出现拥塞等问题。

发明内容

针对现有技术中存在的问题，根据本发明的一个方面，提供了一种总线型的中央处理器，包括控制器、至少一个功能模块、总线和总线控制单元，其中：所述总线连接所述控制器与所述功能模块；所述总线控制单元连接所述总线，根据所述控制器与所述功能模块交互的信息类型选择相应的总线用于所述信息的交互。

本发明的中央处理器没有在控制器上设置大量的用于点对点连接的线路，各种信号都可以按类在总线上传输，防止后端布线出现拥塞问题，使得中央处理器的体系架构变得简单、规整，信号传输时也会快速、有序。

在一些实施方式中，所述总线控制单元根据所述控制器和所述功能模块传输的地址信号和/或数据信号和/或控制信号的类型，相应选择地址总线和/或数据总线和/或控制总线。

不同的信号通过不同的总线进行发送和接收，使得地址信号、数据信号和控制信号在传输时不会混乱，提高了信号传输的速度和精度。

在一些实施方式中，所述控制器通过所述总线控制单元选择的总线与译码模块、执行模块、结果缓冲模块和结果处理模块交互信息。

在一些实施方式中，所述各个功能模块通过连接总线或者从总线上移除的方式加入CPU的总体架构中或从该架构中移除。

本实施方式中的各个功能模块可以自由在CPU中的增加或移除，不仅方便对CPU的设计修改和后续研发工作，而且设计出的CPU在物理构架上非常简单清晰，其加工和制作也非常方便、高效。

在一些实施方式中，所述总线的条数至少为3条，至少包括一条地址总线、一条数据总线和一条控制总线。