[发明专利]数字内插器与内插方法

说明书

技术领域

本发明涉及数字内插器以及将第一时钟频率上的数字信号序列内插到大于该第一时钟频率的第二时钟频率上的信号序列的相应方法。

背景技术

对于有效数据存储有利的是减少存储器中的数据量并且从仅仅两个连续的存储信号或存储值中再生一系列或序列信号。以这种方式，可节约存储空间和/或可压缩要存储的数据。对于例如具有这种类似移动电话或腕表的可穿戴或移动电子设备的特定应用，可存在用于以相对低的采样速率存储代表声音或音乐数据的需求。当从存储器读取数据并且用于从所存储的数据中再生声音或音乐时，通常需要硬件实施的存储信号内插。

存在使用有限响应滤波器(FIR)的级联数字内插器的解决方案，例如以便实现从32kHz到256kHz的内插。该FIR滤波器的级联需要相对大量的门或存储器块，其依次可覆盖对应集成电路(IC)区域的主要部分。

鉴于专利申请EP 0 658 979 A2和专利US 5,835,390，内插滤波器同样已知。

专利申请US 2010/0135368 A1描述了能够实施输入样本流内插的装置。对此，内插机构包括具有线性内插器的上采样器结构。上采样器电路包括微分器，线性内插器以及积分器，用于提供具有频率大于输入信号频率的输出内插信号。

发明内容

因此本发明的目的是提供改进的数字内插器，其中内插器的硬件需要更少的集成电路空间。另外，数字内插器应当在其门或存储器块的数量和布置方面呈现相当简单的结构以便节省集成电路的空间。同时，数字内插器应提供优良或优秀的内插结果并且甚至应在长期规模上稳定运行。

在第一方面，本发明涉及数字内插器，其包括在第一时钟频率上接收输入信号的输入。数字内插器进一步包括在第二时钟频率上提供内插信号的输出，其中第二时钟频率大于第一时钟频率。内插器包括连接到输入的微分器。内插器进一步包括连接到微分器输出的内插器级并且进一步包括连接到输出并且连接到内插器输出的积分器。

因此，数字内插器包括三个级或部件，即标识为微分器的微分器级，内插器级以及积分器或积分器级。将三个部件或级布置为序列或级联。由微分器的输入提供数字内插器的输入。微分器的输出连接到内插器级的输入并且内插器级的输出连接到积分器的输入，而积分器的输出形成数字内插器的输出。如下将解释的是，微分器，内插器级和积分器的序列或级联向数字内插器提供节约空间的途径，该数字内插器与若干FIR的级联相比空间更小。同样可减少IC上的存储器块或存储器单元的总数。同时，可简化数字内插器的整体架构。实际上，包括微分器，内插器级和积分器的数字内插器相当有鲁棒性并且用于提供充分或甚至优秀质量的内插信号。

根据实施例，数字内插器包括在第一时钟频率上运行的第一时钟，并且进一步包括在第二时钟频率上运行的第二时钟。如已提到的，第二时钟频率大于第一时钟频率。在进一步实施例中第二时钟频率是第一时钟频率的整数倍。数字内插器，即微分器，内插器级和积分器的序列或级联用于基于第一时钟频率的连续信号为第二时钟频率的每个时钟信号提供信号。例如，第二时钟频率比第一时钟频率大八倍。以这种方式，基于第一时钟频率存储在存储器中并且被进行读取操作的压缩信号可基于第二时钟频率转移到内插信号中。

根据另一实施例，微分器在第一时钟频率上运行，而内插器级和积分器在第二时钟频率上运行。借助于微分器，首先微分要内插的信号。因此，导出并获取数据信号序列的第一导数。然后基于差分信号序列实施并且进行由内插器级执行的内插。但是末端的积分器在相比进行输出读取的第一时钟频率更大的第二时钟频率上将内插信号变换为数据信号。

与可基于FIR级的级联的传统解决方案相比，以这种方式可简化数字内插器的整体架构，而没有关于信号质量的任何实质不利影响。

根据进一步实施例，微分器包括由第一时钟频率驱动或运行的存储器，并且进一步包括计算第一时钟的第一时钟时间的输入信号与第一时钟的随后时钟时间的输入信号之间的差的减法器。通常，存储器有效地担当移位寄存器。存储器在第一时钟的第一时钟时间上存储输入信号并且在第一时钟的随后时钟时间上将所存储的信号转发到微分器。