[发明专利]一种跨时钟域的AHB总线桥接方法和装置

权利要求书

1.一种跨时钟域的AHB总线桥接装置，其特征在于，包括：

主控制逻辑模块，用于根据来自主时钟域的传输选择信号hsel和传输准备信号hready生成主时钟域锁存的传输选择信号hsel_r，并将所述hsel_r发送到主时钟和从时钟数据锁存模块和异步时钟同步电路模块；根据从时钟域同步到主时钟域后的数据准备信号x2hready，以及所述hsel和hready产生反馈到主时钟域的数据准备信号hrdy_x，并将所述x2hready发送到所述主时钟和从时钟数据锁存模块；其中，所述x2hreday是所述异步时钟同步电路模块将从时钟域锁存的数据准备信号xready_r同步到主时钟域形成的；

异步时钟同步电路模块，用于将接收的所述hsel_r同步到从时钟域形成主时钟域同步到从时钟域后的传输选择信号h2xsel；将来自从控制逻辑模块的所述xready_r同步到主时钟域形成所述x2hready信号；

从控制逻辑模块，用于在从时钟域下根据从时钟域的数据准备信号xready_in和来自所述异步时钟同步电路模块的所述h2xsel，生成所述从时钟域锁存的数据准备信号xready_r；将所述h2xsel和xready_r输出到主时钟和从时钟数据锁存模块；将所述xready_r输出到所述异步同步电路模块；

主时钟和从时钟数据锁存模块，用于根据所述hsel_r和x2hready，以及所述h2xsel和xready_r，对在主时钟域下的主器件总线信号和在从时钟域下的从器件总线信号分别进行锁存采样。

2.根据权利要求1所述的装置，其特征在于，所述主控制逻辑模块，具体用于：

在主时钟域下对所述hsel和hready进行逻辑与操作，生成所述主时钟域锁存的传输选择信号hsel_r；

接收来自所述异步时钟同步电路模块的所述x2hready，当所述hsel和hready逻辑与结果为1时，将所述hrdy_x置为低电平；当所述x2hready使能有效时，将所述hrdy_x置为高电平。

3.根据权利要求1所述的装置，其特征在于，所述主时钟和从时钟数据锁存模块根据所述hsel_r和x2hready对在主时钟域下的主器件总线信号进行锁存采样，包括：当所述hsel_r使能有效时，将输入的主器件总线信号，通过在主时钟域下寄存器寄存一拍的方式进行锁存，所述主器件总线信号包括：haddr、hsize、htrans、hburst、hwrite、hwdata和hresp；

当所述x2hready使能有效时，所述主时钟和从时钟数据锁存模块通过在主时钟域下寄存器寄存一拍的方式，采样被从时钟域锁存的从器件读数据信号xrdata作为主时钟域的主器件的读数据信号hrdata。

4.根据权利要求1所述的装置，其特征在于，所述从控制逻辑模块，具体用于：

在从时钟域下将来自从器件反馈的所述xready_in和来自所述异步时钟同步电路模块的所述h2xsel进行逻辑与操作，生成所述从时钟域的xready_r。

5.根据权利要求1所述的装置，其特征在于，所述主时钟和从时钟数据锁存模块根据所述h2xsel和xready_r，对在从时钟域下的从器件总线信号进行锁存采样，包括：

当所述h2xsel使能有效时，所述主时钟和从时钟数据锁存模块通过从时钟域下寄存器寄存一拍的方式锁存采样在主时钟域下锁存的主器件总线信号haddr、hsize、htrans、hburst、hwrite、hwdata和hresp，作为从时钟域下的从器件总线信号；

当所述xready_r使能有效时，将输入的从器件读数据信号xrdata，通过在从时钟域下寄存器寄存一拍的方式进行锁存。

6.根据权利要求1所述的装置，其特征在于，所述异步时钟同步电路模块，具体用于：

将所述hsel_r同步到从时钟域下产生所述h2xsel；将从时钟域下的所述xready_r同步到主时钟域下产生所述x2hready，其中所述异步时钟同步电路模块将所述主控制逻辑模块和所述从控制逻辑模块中每个跨时钟域信号进行跨时钟同步处理，所述同步处理为在一时钟域下，将脉冲转换成电平信号传递，在另一时钟域下，延迟一拍后进行异或操作重新生成脉冲。