[发明专利]半导体装置

说明书

本发明提供一种半导体装置，包括：具有表面且由SiC构成的半导体层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基体区域对置的栅电极；形成于所述半导体层的表层部且形成所述半导体的所述表面的第二导电型的源极区域；形成于所述半导体层的所述表面上并与所述源极区域接触的源极配线；以覆盖所述栅电极的方式形成的绝缘膜；以及相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的方式依次层叠所述多晶硅层和所述金属层而得到。

本申请是申请号为200910262154.7、申请日为2009年12月25日、发明名称为“半导体装置”的申请的分案申请。

技术领域

本发明涉及使用了SiC的半导体装置。

背景技术

近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用SiC(Silicon Carbide：碳化硅)。

此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。例如，在功率MOSFET中，采用沟槽栅极构造成为主流。

图15是现有的具有沟槽栅极型VDMOSFET的SiC半导体装置的示意剖视图。

半导体装置201具备形成半导体装置201的基体的N⁺型的SiC基板202。在SiC基板202的Si面(硅面)之上层叠有由掺杂有比SiC基板202低浓度的N型杂质的SiC(SiliconCarbide：碳化硅)构成的、N^-型的外延层203。外延层203的基层部成为原样维持外延成长后的状态的、N^-型的漏极区域204。此外，在外延层203的漏极区域204之上，与漏极区域204相接地形成有P型的基体区域205。

在外延层203上，从其表面217(Si面)向下挖掘形成有栅极沟槽206。栅极沟槽206在层厚方向上贯通基体区域205，其最深部(底面216)到达漏极区域204。

在栅极沟槽206内，以覆盖栅极沟槽206的内面整个区域的方式形成有由SiO₂构成的栅极绝缘膜207。

而且，通过将栅极绝缘膜207的内侧由高浓度地掺杂有N型杂质的多晶硅材料完全填埋，栅极沟槽206内埋设栅电极208。

在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向(图15的左右方向)的两侧，形成有N⁺型的源极区域209。源极区域209沿栅极沟槽206在沿栅极宽度的方向上延伸，其底部与基体区域205相接。

此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区域209的中央部、且与基体区域205连接的P⁺型的基体接触区域210。

在外延层203之上层叠有由SiO₂构成的层间绝缘膜211。在层间绝缘膜211之上形成有源极配线212。源极配线212具有：经由形成于层间绝缘膜211的接触孔213而与源极区域209及基体接触区域210接触的硅化镍层218和形成在硅化镍层218之上的铝层219。

SiC基板202的背面(碳面：C面)形成有漏极配线215。漏极配线215具有：与SiC基板202接触的硅化镍220和形成在硅化镍220之上的铝层221。