[发明专利]一种基于相差的三模时钟产生电路

权利要求书

1.一种基于相差的三模时钟产生电路，其特征在于，包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；

所述的时钟选择电路包括选择器、时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；

第一路时钟选择电路中的选择器mux1的低电平输入端和高电平输入端均连接时钟clk；

第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元D0连接时钟clk，高电平输入端通过延时单元D1连接时钟clk；

第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时单元D2和延时单元D3连接时钟clk，高电平输入端通过串联的延时单元D4和延时单元D5连接时钟clk。

2.根据权利要求1所述的一种基于相差的三模时钟产生电路，其特征在于，延时单元D0、D2和D3的延时长度相等，延时单元D1、D4和D5的延时长度相等。

3.根据权利要求1所述的一种基于相差的三模时钟产生电路，其特征在于，所述的容错电路包括延时单元和与/或门；与/或门的一个输入端连接时钟产生控制信号ctrl，另一个输入端经延时单元连接时钟产生控制信号ctrl，与/或门的输出端输出对应的容错处理信号。

4.根据权利要求3所述的一种基于相差的三模时钟产生电路，其特征在于，当时钟产生控制信号ctrl为低电平有效时，容错电路包括延时单元和或门，或门的输出端输出低电平容错处理信号ctrl_low。

5.根据权利要求3所述的一种基于相差的三模时钟产生电路，其特征在于，当时钟产生控制信号ctrl为对于高电平有效时，容错电路包括延时单元和与门，与门的输出端输出高电平容错处理信号ctrl_high。