[发明专利]一种基于相差的三模时钟产生电路

说明书

技术领域

本发明涉及硬件电路设计领域，具体为一种基于相差的三模时钟产生电路。

背景技术

基于航天可靠性要求，防止单粒子瞬态(SET)错误和单粒子翻转(SEU)引起错误操作，芯片设计采用基于时钟相差三模冗余寄存器结构设计，但是现有的基于相差的三模时钟产生电路都存在如下的问题，无法根据对抗辐照要求不同的应用环境，对时钟相差值进行配置，使系统应用范围较窄；时钟产生电路中可能存在SET或SEU的单点故障，当发生单点故障时，三模时钟会发生错误，将直接导致系统运行错误。从而导致现有技术中的三模时钟产生电路的可靠性差，通用性较弱。

发明内容

针对现有技术中存在的问题，本发明提供一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路。

本发明是通过以下技术方案来实现：

一种基于相差的三模时钟产生电路，包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；

时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；

第一路时钟选择电路中的选择器mux1的低电平输入端和高电平输入端均连接时钟clk；

第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元D0连接时钟clk，高电平输入端通过延时单元D1连接时钟clk；

第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时单元D2和延时单元D3连接时钟clk，高电平输入端通过串联的延时单元D4和延时单元D5连接时钟clk。

优选的，延时单元D0、D2和D3的延时长度相等，延时单元D1、D4和D5的延时长度相等。

优选的，容错电路包括延时单元和与/或门；与/或门的一个输入端连接时钟产生控制信号ctrl，另一个输入端经延时单元连接时钟产生控制信号ctrl，与/或门的输出端输出对应的容错处理信号。

进一步，当时钟产生控制信号ctrl为低电平有效时，容错电路包括延时单元和或门，或门的输出端输出低电平容错处理信号ctrl_low。

进一步，当时钟产生控制信号ctrl为对于高电平有效时，容错电路包括延时单元和与门，与门的输出端输出高电平容错处理信号ctrl_high。与现有技术相比，本发明具有以下有益的技术效果：

本发明基于相差的三模时钟产生电路，通过相差选择信号delaysel对时钟相差值进行配置能够适用于不同的应用环境，同时通过三路时钟选择电路的设置能够有效防止产生的基于相差的三模时钟由于SET和SEU现象引起的系统错误，当三模时钟有一个时钟路发生单点故障时，对系统无影响，可有效保证系统的正常运行，增强芯片抗辐照能力，通用性强。

进一步的，通过对延时单元延时长度的控制，能够满足三模时钟不同相位差的要求。

进一步的，通过容错电路对低电平或高电平进行容错处理，当ctrl发生SET或SEU的单点故障时，仍然保证三模时钟中两个时钟的正确性，由于使用三模冗余寄存器设计，可以保证系统的正常运行。

附图说明

图1为本发明实例中所述的基于相差的三模时钟产生电路的电路图。

图2为本发明实例中所述的低电平有效时钟产生控制信号的容错电路。

图3为本发明实例中所述的高电平有效时钟产生控制信号的容错电路。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。