[发明专利]一种抗单粒子多节点翻转的锁存器

权利要求书

1.一种抗单粒子多节点翻转的锁存器，其特征在于，包括六个传输门、六个CWSP单元和一个表决器（3），还包括数据输入端（D）、数据输出端（Q）和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端（CLK）和第二时钟信号输入端（CLKB），分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门（11）、第二传输门（12）、第三传输门（13）、第四传输门（14）、第五传输门（15）和第六传输门（16）；六个CWSP单元依次为第一CWSP单元（21）、第二CWSP单元（22）、第三CWSP单元（23）、第四CWSP单元（24）、第五CWSP单元（25）和第六CWSP单元（26）；每个CWSP单元均含有第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；表决器（3）含有第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；所述六个传输门、六个CWSP单元和一个表决器（3）均使用相同的电源；其中，第一传输门（11）、第二传输门（12）和第三传输门（13）的信号输入端为本锁存器的数据输入端（D）；第一传输门（11）的信号输出端分别与第一CWSP单元（21）的第一信号输入端（IN1）、第二CWSP单元（22）的第一信号输入端（IN1）以及第六传输门（16）的信号输出端相连接，第二传输门（12）的信号输出端分别与第二CWSP单元（22）的第二信号输入端（IN2）、第三CWSP单元（23）的第一信号输入端（IN1）以及第四传输门（14）的信号输出端相连接，第三传输门（13）的信号输出端分别与第一CWSP单元（21）的第二信号输入端（IN2）、第三CWSP单元（23）的第二信号输入端（IN2）以及第五传输门（15）的信号输出端相连接；第一CWSP单元（21）的信号输出端（OUT）分别与第四CWSP单元（24）的第一信号输入端（IN1）、第五CWSP单元（25）的第一信号输入端（IN1）以及表决器（3）的第一信号输入端（IN1）相连接，第二CWSP单元（22）的信号输出端（OUT）分别与第五CWSP单元（25）的第二信号输入端（IN2）、第六CWSP单元（26）的第一信号输入端（IN1）以及表决器（3）的第二信号输入端（IN2）相连接，第三CWSP单元（23）的信号输出端（OUT）分别与第四CWSP单元（24）的第二信号输入端（IN2）、第六CWSP单元（26）的第二信号输入端（IN2）以及表决器（3）的第三信号输入端（IN3）相连接；第四CWSP单元（24）的信号输出端（OUT）与第四传输门（14）的信号输入端相连接，第五CWSP单元（25）的信号输出端（OUT）与第五传输门（15）的信号输入端相连接，第六CWSP单元（26）的信号输出端（OUT）与第六传输门（16）的信号输入端相连接；表决器（3）的信号输出端（OUT）为本锁存器的数据输出端（Q）。

2.根据权利要求1所述的抗单粒子多节点翻转的锁存器，其特征在于，所述CWSP单元包含第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，还包含第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；其中，第一PMOS管MP1的栅极和第一NMOS管MN1的栅极均与CWSP单元的第一信号输入端（IN1）相连接，第二PMOS管MP2的栅极和第二NMOS管MN2的栅极均与CWSP单元的第二信号输入端（IN2）相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底均与电源相连接，第二NMOS管MN2的源极、第二NMOS管MN2的衬底和第一NMOS管MN1的衬底均与地相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接，第二PMOS管MP2的漏极和第一NMOS管MN1的漏极均与CWSP单元的信号输出入端（OUT）相连接，第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接。

3.根据权利要求1所述的抗单粒子多节点翻转的锁存器，其特征在于，所述表决器（3）包含五个PMOS管和五个NMOS管，依次为第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7；表决器（3）还包含第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；其中所有PMOS管的衬底连接电源，所有NMOS管的衬底连接地；第七PMOS管MP7的栅极和第五NMOS管MN5的栅极均连接表决器（3）的第一信号输入端（IN1），第三PMOS管MP3的栅极、第五PMOS管MP5的栅极、第三NMOS管MN3的栅极和第六NMOS管MN6的栅极均连接表决器（3）的第二信号输入端（IN2），第四PMOS管MP4的栅极、第六PMOS管MP6的栅极、第四NMOS管MN4的栅极和第七NMOS管MN7的栅极均连接表决器（3）的第三信号输入端（IN3）；第三PMOS管MP3的源极、第五PMOS管MP5的源极和第六PMOS管MP6的源极均连接电源，第三PMOS管MP3的漏极与第四PMOS管MP4的源极相连接，第五PMOS管MP5的漏极、第六PMOS管MP6的漏极与第七PMOS管MP7的源极相连接；第四PMOS管MP4的漏极、第七PMOS管MP7的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的漏极均连接表决器（3）的信号输出端（OUT）；第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连接，第五NMOS管MN5的源极、第六NMOS管MN6的漏极和第七NMOS管MN7的漏极相连接，第四NMOS管MN4的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极均连接地。