[发明专利]一种时钟频率检测电路

权利要求书

1.一种时钟频率检测电路，其特征在于：包括数字电路模块和模拟电路模块；所述的数字电路模块包括：

编码电路，接收给定的频率选择信号以及对应高低频的两个档位选择信号，分别使频率选择信号与高频档位选择信号进行混合编码，使频率选择信号与低频档位选择信号进行混合编码，得到对应高低频的两路二进制编码信号；

时钟分频电路，受控于两路二进制编码信号，对待检测的时钟信号CLK进行分频，得到频率归一化后对应高低频的两路分频时钟信号CLK_div；

控制电路，根据两路分频时钟信号CLK_div通过逻辑组合生成对应高低频的两路充电控制信号、两路放电控制信号以及两路采样信号；

所述的模拟电路模块包括：

偏置电流产生电路，用于产生偏置电流；

充放电电路，根据对应高低频的两路充电控制信号和两路放电控制信号，控制偏置电流对内部电容进行充放电，从而得到电容的高频充电电压、低频充电电压以及基准电压；

比较电路，用于使高频充电电压和低频充电电压分别与基准电压进行比较，得到高频比较信号和低频比较信号；

触发电路，以两路采样信号作为时钟，在高频充电电压和低频充电电压峰值状态下，对应将比较电路产生的高频比较信号和低频比较信号直通输出；

或门电路，对触发电路输出的高频比较信号和低频比较信号进行或运算，输出用于判断时钟频率是否异常的复位信号。

2.根据权利要求1所述的时钟频率检测电路，其特征在于：所述的时钟分频电路包括对应高低频的两组时钟分频子电路，任一组时钟分频子电路包括n个D触发器、n个同或门以及n个与门，n为二进制编码信号的位数；其中，所述D触发器的D输入端与Q输出端相连，第i+1个D触发器的时钟端与第i个D触发器的Q输出端以及第i个同或门的第二输入端相连，第i个同或门的第一输入端接收对应二进制编码信号的第i位编码；第1个D触发器的时钟端接收待检测的时钟信号CLK，第n个D触发器的Q输出端与第n个同或门的第二输入端相连并输出对应的分频时钟信号CLK_div；第1个与门的第一输入端与第1个同或门的输出端相连，第二输入端与第2个同或门的输出端相连；第i+1个与门的第一输入端与第i个与门的输出端相连，第二输入端与第i+2个同或门的输出端相连，输出端与第i+2个与门的第一输入端相连；第n个与门输出端的输出信号与外部给定的复位信号scan_por经数字逻辑整合后输出为各D触发器复位端共同提供的复位信号。