[发明专利]一种时钟频率检测电路

说明书

技术领域

本发明属于模数集成电路技术领域，具体涉及一种时钟频率检测电路。

背景技术

时钟频率检测器电路一般用于对芯片工作时钟频率进行检测，当时钟频率高于(低于)设置的高(低)频报警检测值，则输出高(低)频报警信号，以保证芯片工作的安全性和稳定性。

目前，时钟频率检测器电路多用模拟集成电路设计实现的，包括参考时钟源、鉴频电路及输出电路三部分。参考时钟源为一定频率的方波发生器，鉴频电路完成输入时钟频率与参考时钟频率的比较，由比较高低分别输出零电平或脉冲波，令该信号通过输出传输门，可得相应高低电平。但由于模拟电路所占芯片面积大，增加了制造成本，而且其检测精度不仅与参考时钟源设计相关，还依赖于鉴频电路的设计，相对受工艺、环境影响较大等诸多问题，在实际应用中会带来不便。

在发展过程中，出现了一些改进后基于数字集成电路设计的频率检测器的设计，其采用计数器代替模拟鉴频电路，用数字逻辑实现输入时钟与参考时钟的频率进行比较，将计数结果进行比较输出。它虽然减小了芯片的面积，降低了成本，但仍需要内部产生一个参考时钟频率，影响检测精度，且能检测的频率范围受影响。

发明内容

针对现有技术所存在的上述技术问题，本发明提供了一种时钟频率检测电路，以数字集成电路为主，数字集成电路与模拟集成电路相结合的电路设计，并可根据用户设置多报警频率的检测，实现了减小芯片面积，拓展性强，检测范围广的效果。

一种时钟频率检测电路，包括数字电路模块和模拟电路模块；

所述的数字电路模块包括：

编码电路，接收给定的频率选择信号以及对应高低频的两个档位选择信号，分别使频率选择信号与高频档位选择信号进行混合编码，使频率选择信号与低频档位选择信号进行混合编码，得到对应高低频的两路二进制编码信号；

时钟分频电路，受控于两路二进制编码信号，对待检测的时钟信号CLK进行分频，得到频率归一化后对应高低频的两路分频时钟信号CLK_div；

控制电路，根据两路分频时钟信号CLK_div通过逻辑组合生成对应高低频的两路充电控制信号、两路放电控制信号以及两路采样信号；

所述的模拟电路模块包括：

偏置电流产生电路，用于产生偏置电流；

充放电电路，根据对应高低频的两路充电控制信号和两路放电控制信号，控制偏置电流对内部电容进行充放电，从而得到电容的高频充电电压、低频充电电压以及基准电压；

比较电路，用于使高频充电电压和低频充电电压分别与基准电压进行比较，得到高频比较信号和低频比较信号；

触发电路，以两路采样信号作为时钟，在高频充电电压和低频充电电压峰值状态下，对应将比较电路产生的高频比较信号和低频比较信号直通输出；

或门电路，对触发电路输出的高频比较信号和低频比较信号进行或运算，输出用于判断时钟频率是否异常的复位信号。

所述的时钟分频电路包括对应高低频的两组时钟分频子电路，所述的时钟分频子电路包括n个D触发器、n个同或门以及n个与门，n为二进制编码信号的位数；其中，所述D触发器的D输入端与Q输出端相连，第i+1个D触发器的时钟端与第i个D触发器的Q输出端以及第i个同或门的第二输入端相连，第i个同或门的第一输入端接收对应二进制编码信号的第i位编码；第1个D触发器的时钟端接收待检测的时钟信号CLK，第n个D触发器的Q输出端与第n个同或门的第二输入端相连并输出对应的分频时钟信号CLK_div；第1个与门的第一输入端与第1个同或门的输出端相连，第二输入端与第2个同或门的输出端相连；第i+1个与门的第一输入端与第i个与门的输出端相连，第二输入端与第i+2个同或门的输出端相连，输出端与第i+2个与门的第一输入端相连；第n个与门输出端的输出信号与外部给定的复位信号scan_por经数字逻辑整合后输出为各D触发器复位端共同提供的复位信号。