[发明专利]一种CMOS主从式采样保持电路

权利要求书

1.一种CMOS主从式采样保持电路，其特征在于，包括：

输入缓冲放大器，适于接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；

主采样保持电路，适于采样保持输入缓冲放大器的输出信号，并输出第一采样信号；

级间缓冲放大器，适于接收和缓冲第一采样信号，并驱动从采样保持电路；

从采样保持电路，适于采样保持级间缓冲放大器的输出信号，并输出第二采样信号，且第二采样信号为所述CMOS主从式采样保持电路的最终输出信号；

时钟电路，适于接收外部时钟信号，产生第一内部时钟信号和第二内部时钟信号，所述第一内部时钟信号和第二内部时钟信号为一对非交叠的时钟信号，且第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号；

所述主采样保持电路和从采样保持电路均采用单端电路形式并具有相同的电路结构，包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述采样电容上极板信号作为主从采样保持电路的输出采样信号，所述采样开关为自举开关，包括第一反相器、第二反相器、第三反相器、第四反相器、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、电容器和主开关晶体管；所述主开关晶体管的源极连接输入信号，漏极连接所述采样电容的上极板，栅极同时连接第六NMOS晶体管、第七NMOS晶体管和第三PMOS晶体管的栅极，第一反相器的输入端连接内部时钟信号，输出端与第二反相器和第三反相器的输入端连接，第二反相器的输出端连接第三NMOS晶体管的源极,第三反相器的输出端连接第四反相器的输入端、第二PMOS晶体管和第五NMOS晶体管的栅极，第四反相器的输出端连接第四NMOS晶体管的栅极，第一反相器、第二反相器、第三反相器和第四反相器为CMOS静态逻辑门电路，由电源VCC供电，第三NMOS晶体管的栅极接电源VCC，漏极连接主开关晶体管的栅极和第一PMOS晶体管的漏极，第一PMOS晶体管的栅极连接第二PMOS晶体管、第五NMOS晶体管和第七NMOS晶体管的漏极，电容器的上极板连接第一PMOS晶体管的源极和第三PMOS晶体管的漏极，第三PMOS晶体管的源极连接电源VCC，电容器的下极板连接第五NMOS晶体管和第七NMOS晶体管的源极以及第四NMOS晶体管和第六NMOS晶体管的漏极，第四NMOS晶体管的源极接地，第六NMOS晶体管的源极与主开关晶体管的源极连接。

2.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述输入缓冲放大器采用单端电路形式，包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC；所述第二NMOS晶体管为偏置晶体管，其漏极连接第一NMOS晶体管的源极，为第一NMOS晶体管提供偏置电流，源极接地，栅极连接第一偏置电压。

3.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述级间缓冲放大器采用单端电路形式，包括第八NMOS晶体管、第九NMOS晶体管、第一电阻器和第二电阻器，所述第八NMOS晶体管为工作晶体管，其栅极与主采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一电阻器的一端，第一电阻器的另一端接地；所述第九NMOS晶体管为负载晶体管，其栅极连接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与第八NMOS晶体管的漏极连接。

4.根据权利要求3所述的CMOS主从式采样保持电路，其特征在于，所述第八NMOS晶体管和第九NMOS晶体管的跨导相等，且所述第一电阻器和第二电阻器的阻值相等。