[发明专利]一种基于克服大频偏同步序列的同步检测方法

说明书

本发明公开了一种基于克服大频偏同步序列的同步检测方法，采用粗同步+精同步的实现方式，在粗同步时失败后，不再进行精同步，节省计算时间；另外，粗同步首先确定一个大的同步位置范围，然后再进行精确同步检测，可以有效的减低同步的时间和算法复杂度；本发明采用新的CAZAC序列，能在高频偏条件下，同步位置会产生小范围的偏差(比现有的ZC序列同步位置偏差小的多)，能够很好满足粗同步序列的抗频偏要求。

技术领域

本发明涉及信号检测技术领域，尤其涉及一种基于克服大频偏同步序列的同步检测方法。

背景技术

帧接收同步，通常是在4倍或8倍采样速率下，实现同步位置的确认，但是现有的同步检测算法采用的伪随机序列在进行自相关计算时，对频偏非常敏感，频偏达到一定门限会导致性能急剧下降。因此只能在频偏很小的情况使用。对于天线的信号接收都会采用4xchip速率接收(即采样间隔为1/4Tc)。相关值计算针对4倍采样分别计算。同步序列长度采用4096长(同步序列越长，同步虚检的概率越低，同步性能也越好)。

每个同步窗口的窗长W＝4096chip，窗口位置偏移量ΔW＝256chip，过采样倍数Rupsample＝4。第ka天线、第Nm个窗口对应的第s路接收信号表示为：

为增强同步性能，采样多段级联的方式获取相关值,分段长度ΔT＝256chip：

其中s(n)表示复数化的本地同步序列(midamble序列)，Cm表示级联序列的索引。每个检测窗口都需要进行4096长的相关计算，只要该窗口的同步相关最大峰值没有达到同步门限，检测窗口依次滑动ΔW＝256chip，指向下一个窗口，重新进行4096长的相关计算。如果当前窗内同步检测成功，那么结束检测，并输出同步结果：即同步位置。

上述现有的技术方案的实现过程中，每个同步窗口的窗长W＝4096chip，窗口位置偏移量ΔW＝256chip，如果同步位置比较靠后，极限情况下，总共需要进行64(4096*4/(256*4))次4096长的相关计算；滑动相关所带来的计算量比较大，同步时间也会较长。

发明内容

有鉴于此，本发明提供了一种基于克服大频偏同步序列的同步检测方法，能够提高在大频偏下的同步性能，同时有效降低同步的时间和算法复杂度。

本发明的一种基于克服大频偏同步序列的同步检测方法，包括如下步骤：

步骤1、粗同步检测：

设定接收机的采样窗口宽度为2048×4，并控制接收机以4倍采样速率的方式对输入数据进行接收，得到长度均为2048的4路粗同步数据；

将本地同步CAZAC序列与每路粗同步数据分别进行相关处理，得到4列相关值；判断4列相关值中最大值是否大于设定的粗同步门限：

如果大于或等于，记录所述最大值在采样后的输入数据中的位置，作为帧头的粗同步位置，然后执行步骤2；

如果小于，则认为同步失败，未找到帧头的粗同步位置，控制接收机的采样窗口偏移长度为2048×4，返回步骤1；

其中，所述CAZAC序列的长度为2048，其生长方式为：

其中,μ表示CAZAC序列的根序号，0≤n≤pilotLen-1，μ＝3，pilotLen＝2048；

步骤2、精同步检测:

S201、根据步骤1中得到的粗同步位置，在所述步骤1接收的采样后的输入数据中，以所述帧头的粗同步位置为参考点向前移动p×4个数据点，作为精同步起点；从该精同步起点开始取长度为2048×4的数据，形成4路精同步序列；其中，p的取值范围为3～40；