[发明专利]包含三维阵列结构的半导体存储器装置

说明书

(相关申请的相互参照)

本申请主张2014年7月10日向韩国知识产权局提交申请的韩国专利申请号为10-2014-0086793的优先权，上述专利申请的所有公开内容作为参考被合并于此。

技术领域

各种实施例大致涉及一种电子装置，具体而言涉及一种包含三维阵列结构的半导体存储器装置。

背景技术

半导体存储器装置利用半导体例如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)来体现。半导体存储器装置可被分类为两种类型。一种类型可以包含易失性存储器装置，而另一种类型可以包含非易失性存储器装置。

易失性存储器装置在电源关断时会失去所储存的数据。易失性存储器装置的例子包含静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM(SDRAM)。非易失性存储器装置不论电源的通/断状况如何都可以保存所储存的数据。非易失性存储器的例子包含只读存储器(ROM)、掩模式ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。快闪存储器可被分类为两种类型的存储器。一种类型可以包含NOR型存储器，而另一种类型可以包含NAND型存储器。

近来，为了改善在半导体存储器装置中的集成度，已经对具有三维阵列结构的半导体存储器装置进行了研究。

发明内容

在一个实施例中，半导体存储器装置可以包含堆叠在衬底之上的正常存储单元，并且可以包含耦接至共源极线的源极选择晶体管。所述半导体存储器装置可以包含耦接在所述源极选择晶体管与正常存储单元之间的源极侧虚设存储单元；耦接至位线的漏极选择晶体管；以及耦接在所述漏极选择晶体管与正常存储单元之间的漏极侧虚设存储单元。所述半导体存储器装置可以包含比所述源极选择晶体管的数量多的漏极选择晶体管，并且所述源极侧虚设存储单元的数量比所述漏极侧虚设存储单元的数量少。

在一个实施例中，漏极选择晶体管的数量比源极选择晶体管的数量多一个值，所述值是源极侧虚设存储单元的数量与漏极侧虚设存储单元的数量之间的差值。

在一个实施例中，所述漏极选择晶体管可以包含彼此串联耦接的第一漏极选择晶体管和第二漏极选择晶体管，所述第一漏极选择晶体管可以共同耦接至第一漏极选择线，并且所述第二漏极选择晶体管可以共同耦接至第二漏极选择线。

在一个实施例中，所述源极选择晶体管可以共同耦接至单一源极选择线。

在一个实施例中，所述半导体存储器装置可以还包含管道晶体管，其中，所述源极选择晶体管、源极侧虚设存储单元以及所述正常存储单元中的第一正常存储单元构成第一子单元串；所述正常存储单元中的第二正常存储单元、漏极侧虚设存储单元以及漏极选择晶体管构成第二子单元串；并且所述第一子单元串和第二子单元串通过所述管道晶体管来耦接。

在一个实施例中，所述第一正常存储单元、源极侧虚设存储单元以及源极选择晶体管可以在与所述衬底相交的方向上依次堆叠。在一个实施例中，所述第二正常存储单元、漏极侧虚设存储单元以及漏极选择晶体管可以在与所述衬底相交的所述方向上依次堆叠。

在一个实施例中，所述源极选择晶体管、源极侧虚设存储单元、正常存储单元、漏极侧虚设存储单元以及漏极选择晶体管可以在与所述衬底相交的方向上依次堆叠。

根据一个实施例的半导体存储器装置可以包含：管道晶体管；第一子单元串，在所述管道晶体管和共源极线之间延伸，并且包含耦接至所述共源极线的源极选择晶体管和耦接至所述源极选择晶体管的源极侧虚设存储单元。所述半导体存储器装置可以包含第二子单元串，在所述管道晶体管与位线之间延伸，并且包含耦接至所述位线的漏极选择晶体管和耦接至所述漏极选择晶体管的漏极侧虚设存储单元。所述半导体存储器装置可以包含比漏极侧虚设存储单元的数量少的源极侧虚设存储单元的数量；以及比源极选择晶体管的数量多的漏极选择晶体管的数量。

在一个实施例中，漏极选择晶体管的数量可以比源极选择晶体管的数量大一个值，所述值是源极侧虚设存储单元的数量与漏极侧虚设存储单元的数量之间的差值。

在一个实施例中，所述第一子单元串距离所述管道晶体管的高度可以与所述第二子单元串距离所述管道晶体管的高度相等。