[发明专利]一种随机信号读取的压缩感知实现方法及装置

权利要求书

1.一种随机信号读取的压缩感知实现方法，其特征在于：包括如下步骤，

步骤一：在FPGA模块中产生M个随机矩阵；所述矩阵的行、列数与CMOS图像传感器的分辨率对应，由随机产生的“0”和“1”构成；

步骤二：CMOS成像模块进行光电成像；依据步骤一所产生的M个随机矩阵，FPGA模块控制CMOS成像模块输出特定位置像素的光电转换信号；随机矩阵中“1”所对应的像素输出，“0”所对应的像素则放弃输出；

步骤三：由累加器模块将本次输出的特定位置的像素值进行累加，并将累加像素值存储于存储器模块；

步骤四：重复步骤二、三，由FPGA模块分别按第2、3…M个随机矩阵控制输出读取CMOS成像模块内的特定位置的像素值，并进行累加、存储，直至在存储器模块内获得M个累加像素值；

步骤五：基于M个累加像素值及其对应的M个随机矩阵，利用压缩感知重建算法实现图像的重建，进而得到所需的成像图像。

2.如权利要求1所述的一种随机信号读取的压缩感知实现方法，其特征在于：步骤五所述的图像重建算法通过正交匹配追踪法(OMP)或正则化正交匹配追踪法(ROMP)实现。

3.一种随机信号读取的压缩感知实现装置，其特征在于：包括CMOS成像模块(1-1)、累加器模块(1-2)、存储器模块(1-3)、FPGA模块(1-4)和压缩感知图像重建模块(1-5)；

CMOS成像模块(1-1)主要用于实现光电成像，并支持随机信号读取功能；在控制信号的作用下，读取光敏元阵列中的任一像素值；在FPGA模块的控制下，输出其光敏元阵列中特定位置像素的光电转换信号；随机矩阵中“1”所对应的像素输出，“0”所对应的像素则放弃输出；

累加器模块(1-2)用于将CMOS成像模块单次输出的特定位置的像素值进行累加，所述的像素值累加即为所有对应随机矩阵中“1”所对应像素值的求和，并将累加像素值存储于存储器模块(1-3)；

存储器模块(1-3)主要用于存储CMOS成像模块(1-1)通过FPGA模块(1-4)控制而输出的特定位置的像素值经过累加器模块(1-2)进行累加后得到的M个累加像素值及对应的M个随机矩阵，以便于后续的压缩感知图像重建；

FPGA模块(1-4)主要用于产生M个随机矩阵；该矩阵的行、列数与CMOS图像传感器的分辨率对应，由随机产生的“0”和“1”构成；同时，FPGA模块依据随机矩阵输出控制信号，控制CMOS成像模块(1-1)输出“1”所对应的位置的像素值；

压缩感知图像重建模块(1-5)主要用于基于M个累加像素值及其对应的随机矩阵应用压缩感知重建算法进行图像的重建，最终实现压缩感知成像。