[发明专利]机载防撞系统、ACAS收发主机自检系统及方法

权利要求书

1.ACAS收发主机自检系统，其特征在于，包括接收环路自检子系统与数字信号环路自检子系统，其中，

接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCPU；所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接，译码模块与JSCPU、接收机模块连接,其中

JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU；

编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并分别向接收机模块和译码模块发送对应的控制信号；

接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块；

译码模块用于结合控制信号进行视频幅度信号译码，并将译码数据传送给JSCPU；

FZCPU用于接收JSCPU的自检结果,并上报自检结果；

数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU；所述JSCPU、译码模块、FZCPU分别与编码FPGA连接，译码模块与JSCPU连接,其中

JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU；

编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并向译码模块发送控制信息；

译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码，并将译码数据传送给JSCPU；

FZCPU用于接收JSCPU的自检结果,并上报自检结果；

所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。

2.如权利要求1所述的ACAS收发主机自检系统，其特征在于，在接收环路自检子系统中，编码FPGA发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若干接收通道控制信号；编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；在数字信号环路自检子系统中，编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号、工作模式信号。

3.如权利要求1或2所述的ACAS收发主机自检系统，其特征在于，所述译码模块中包括接口FPGA、分别与接口FPGA连接的C模式信号译码电路及S模式信号译码电路；其中，C模式信号译码电路包括顺次连接的C模式信号处理FPGA、C模式处理器， S模式信号译码电路包括顺次连接的S模式信号处理FPGA、S模式处理器。

4.如权利要求1所述的ACAS收发主机自检系统，其特征在于，接收环路自检子系统中，接收机模块将标准C模式应答码、标准S模式应答码模数转换成0度、90度、180度、270度通道视频幅度信号。

5.一种机载防撞系统，包括ACAS收发主机，其特征在于，还包括如权利要求1至4任一项所述的ACAS收发主机自检系统。

6.如权利要求5所述的机载防撞系统，其特征在于，所述ACAS收发主机设置有编码FPGA工作状态指示灯，当编码FPGA工作正常时，编码FPGA工作状态指示灯会闪亮，当编码FPGA工作不正常时，编码FPGA工作状态指示灯不亮或常亮。

7.如权利要求5或6所述的机载防撞系统，其特征在于，还包括载机维护系统，FZCPU将自检结果的故障代码上报给载机维护系统。