[发明专利]机载防撞系统、ACAS收发主机自检系统及方法有效
申请号: | 201510418366.5 | 申请日: | 2015-07-16 |
公开(公告)号: | CN105070106B | 公开(公告)日: | 2017-08-25 |
发明(设计)人: | 郑红;李洪伟 | 申请(专利权)人: | 四川九洲空管科技有限责任公司 |
主分类号: | G08G5/04 | 分类号: | G08G5/04 |
代理公司: | 成都九鼎天元知识产权代理有限公司51214 | 代理人: | 项霞 |
地址: | 621000 四川*** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 机载 系统 acas 收发 主机 自检 方法 | ||
技术领域
本发明涉及机载防撞技术领域,尤其涉及一种机载防撞系统、ACAS收发主机自检系统及方法。
背景技术
机载防撞系统(即TCAS-Traffic Alert and Collision Avoidance System)由美国联邦航空局(FAA)定义,是防止空中飞机危险接近和相撞事故发生的必不可少的设备。TCAS主要用于为飞机提供空中安全分隔保证,系统采用二次雷达的方式探测附近空域的接近飞机,必要时,提醒飞行员采取规避措施以与其它飞机保持适当的安全间距,达到防碰撞的目的。通过近几年的飞行实践证明,该系统是防止飞机空中相撞的最后一道防线,也是目前最有效的手段之一,它克服了地面空中交通管制的局限性,能提供超出地面交通管制所能提供的飞行安全保证能力,对应付空中突发的危险接近,避免空中相撞有巨大的作用。
系统的ACAS收发主机是实现防撞功能的关键,其通过控制天线波束指向,对飞机前、后、左、右4个区域进行扫描询问,附近装有空管应答机(S模式/ATCRBS应答机)的飞机(以下称为目标机)就会做出应答。ACAS收发主机根据收到的应答信号,获得目标机的高度、相对距离、速度、方位等目标信息,并进而计算其高度变化率、相对距离变化率,同时结合本机的位置信息和运动信息,监视、跟踪目标机,建立、更新和维护目标航迹。将监视和更新的目标航迹与本机信息综合,评估出目标机的威胁级别(OT:其它飞机,PT:接近飞机,TA:交通告警,RA:决断告警),从而产生交通咨询,或进一步依据威胁程度产生分析咨询,防止与其它飞机发生碰撞;当双方都装有防撞系统时,能够通过S模式数据链交换防撞信息,达到相互配合避让的目的。否则,机载防撞系统将引导本机实现主动避让。
但是,如果ACAS收发主机本身存在故障,不能正确的解码目标机信息,那么必然导致防撞系统工作不正常,不能提供正确的交通告警(TA)和决断告警(RA),从而不能达到防相撞的目的。因此,需要一种有效的自检测方法,实现整个系统各个分机、模块、接口数据的自检测,当处理故障时,故障指示。
传统的检测方法需要配备专门的检测人员利用专用的配套测试设备搭建工作平台,模拟系统使用环境来进行相应的测试,成本高、效率低。同时由于仪器观测存在人为误差,影响测试准确性。当设备在外场使用过程中出现问题时,往往由于不具备相应的检测条件而不能做到故障隔离,定位发生故障的位置,只能采取整机返厂维修的方式,不利于设备的故障定位和维修保障。
发明内容
为解决上述问题,本发明提供了一种ACAS收发主机自检系统,包括接收环路自检子系统与数字信号环路自检子系统,其中,
接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCPU;所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接,译码模块与JSCPU、接收机模块连接,其中
JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;
编码FPGA用于编码生成标准C模式应答码、标准S模式应答码,并分别向接收机模块和译码模块发送对应的控制信号;
接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块;
译码模块用于结合控制信号进行视频幅度信号译码,并将译码数据传送给JSCPU;
FZCPU用于接收JSCPU的自检结果,并上报自检结果;
数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU;所述JSCPU、译码模块、FZCPU分别与编码FPGA连接,译码模块与JSCPU连接,其中
JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;其中
编码FPGA用于编码生成标准C模式应答码、标准S模式应答码,并向译码模块发送控制信息;
译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码,并将译码数据传送给JSCPU;
FZCPU用于接收JSCPU的自检结果,并上报自检结果;
所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。
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