[发明专利]微处理器装置、集成电路以及选择基底偏压的方法

说明书

一种微处理器装置、集成电路以及选择基底偏压的方法，该微处理器装置包括：第一电源供应节点、功能区块、第一基底偏压导线、第一充电节点、第一选择电路及基底偏压电路。第一电源供应节点提供第一核心电压。功能区块有多个电力模式，包括多个半导体装置，均具有基底接点及第一基底偏压导线设置于功能区块并耦接至少一半导体装置的基底接点。第一选择电路于低电力模式时耦接第一基底偏压导线至第一充电节点以及于全电力模式时钳制第一基底偏压导线至第一电源供应节点。基底偏压电路于低电力模式时将第一充电节点充电至相对于第一核心电压的第一偏移电压的第一基底偏压。半导体装置提供钳制或耦接其他基底偏压导线。本发明可降低次临界漏电流。

本申请是申请日为2009年9月25日、申请号为200910176069.9、发明名称为“微处理器装置、集成电路以及选择基底偏压的方法”的申请的分案申请。

技术领域

本发明主要关于一种于微处理器晶粒(die)提供基底偏压(substrate biasing)以减低次临界漏电流(sub-threshold leakage)，特别有关于一种选择性提供基底偏压至微处理器上的功能区块的装置与方法，以减低电力消耗(power consumption)及最小化功能区块内的装置基底的噪声。

背景技术

因互补式金属氧化物半导体(Complementary Metal-Oxide Semiconductor，以下简称CMOS)电路比其他类型的集成电路(integrated circuit，以下简称IC)较为密集(dense)且其消耗的电力较少，所以CMOS技术已成为于集成电路中的数字电路设计的主流(dominant style)。CMOS电路由N型沟道金属氧化物半导体(n-channel metal-oxide-semiconductor，以下简称NMOS)与P型沟道金属氧化物半导体(p-channel metal-oxide-semiconductor，以下简称PMOS)共同组成，根据设计、比例(scale)、材质(material)及制程(process)的不同，NMOS与PMOS分别具有一临界电压(此指栅极对源极的电压)。由于集成电路设计及制造技术不断发展，操作电压及装置尺寸也随之降低。65纳米(nanometer，nm)制程应用于大量CMOS半导体制程的先进光蚀刻技术(lithographic process)且更有益于超大型集成电路(very large scale integrated circuit，以下简称VLSI)的制造，如微处理器等。随着装置尺寸与电压电平的减少，每个装置的沟道长度与氧化层厚度(oxidethickness)也跟着减少。制造业者已改用具有较低临界电压的栅极材质以增加次临界漏电流(sub-threshold leakage current)。当栅极对源极的电压低于CMOS装置的临界电压时，次临界漏电流流经漏极(drain)与源极(source)之间。许多传统电路的每个CMOS的基底介面(或为阱区或基底接点(bulk tie/connection))耦接于对应的一电力线(例如PMOS基底接点耦接于核心电压VDD，NMOS基底接点耦接于参考电压VSS)。在此类传统结构中，次临界漏电流在动态环境(如正常操作期间)下可占总耗电力的约30％或是以上的比例。

通常需要集成电路操作于低电力模式(low power mode)(如睡眠模式或冬眠(hibernation)模式)以尽可能地减少电力消耗。于低电力模式期间，偏压产生器(biasgenerator)或电荷泵(charge pump)以与供应电力不同的电压电平来偏压装置的基底。偏压产生器可提供于晶片上或晶片外(off chip)。另一种情况，偏压产生器将PMOS的基底接点的电压提升至高于电压VDD的电压并将NMOS的基底接点的电压降低至低于参考电压VSS的电压。这样的基底偏压明显减少于低电力模式下的次临界电压漏电流，借以保存电力总量。然而，在大型集成装置(如微处理器)并不经常要求整个装置操作于低电力模式。当微处理器的部分元件未使用时，需要降低此部分元件的次临界漏电流，这是现有技术急需解决的问题。

发明内容