[发明专利]全包围栅极鳍形半导体器件制备方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种全包围栅极鳍形半导体器件制备方法。

背景技术

随着集成电路的发展，器件尺寸越来越小，集成度越来越高。随着半导体器件特征尺寸由于器件尺寸越来越小而不断减小，传统的平面半导体制造技术已经无法使用，非平面技术的半导体器件应运而生，例如绝缘体上硅，双栅，多栅等新工艺的应用。

目前鳍式场效应管在小尺寸领域被广发使用，而具有全包围栅极(gate-all-around)结构的半导体器件由于在器件性能及能有效抑制短沟道效应(short channel effect)的特殊性能，正是半导体业界所追求的。由于器件沟道被栅极包围，所以器件漏场的影响也被消除，有效抑制了器件的漏电及穿通问题。由于全包围栅极悬空于底部衬底，因此全包围栅极器件的制造工艺较为复杂。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种全包围栅极鳍形半导体器件制备方法，能够形成全包围的金属栅极结构，在鳍式场效应管结构中有效地抑制了短沟道效应，漏场和穿通等问题，提高了器件性能。

为了实现上述技术目的，根据本发明，提供了一种全包围栅极鳍形半导体器件制备方法，包括：

第一步骤，提供衬底，在所述衬底上形成具有翅片结构硅基体，该翅片结构硅基体包含源极结构、漏极结构以及位于所述源极结构和漏极结构之间的鳍形沟道结构；

第二步骤，形成氧化物层以覆盖半导体基体，将氧化物层化学机械磨平露出鳍形沟道结构；

第三步骤，对露出的鳍形沟道结构进行掺杂外延以在鳍形沟道结构上形成外延层；

第四步骤，利用外延层部分地去除氧化物层，以减薄氧化物层；

第五步骤，部分地蚀刻掉由于氧化物层的减薄而暴露的鳍形沟道结构，使得外延层成为悬空于衬底上方的沟道结构。

优选地，所述全包围栅极鳍形半导体器件制备方法还包括第六步骤，在作为沟道结构的外延层的外周依次沉积高介电常数材料层和金属材料层。

优选地，所述全包围栅极鳍形半导体器件制备方法还包括第六步骤，在作为沟道结构的外延层的外周依次沉氧化层和沉积多晶硅。

优选地，所述翅片结构硅基体由单晶硅构成。

优选地，所述翅片结构硅基体由锗硅或碳硅构成。

优选地，在第六步骤，通过原子层沉积高介电常数材料层。

优选地，在第六步骤，通过溅射沉积金属材料层。

优选地，所述氧化物层的材料为氧化物硅。

优选地，在第二步骤中，通过化学气相沉积形成所述氧化物层。

优选地，外延层的掺杂类型是锗掺杂或碳掺杂。

本发明提供了一种能够实现全包围栅极的悬空栅极鳍形半导体器件制备方法。而且，本发明在鳍式场效应管结构中有效地抑制了短沟道效应、漏场和穿通等问题，提高了器件性能。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1和图2示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第一步骤。

图3示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第二步骤。

图4示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第三步骤。

图5示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第四步骤。

图6示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第五步骤。

图7和图8示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第六步骤。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图1至图8示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的各个步骤。

如图1至图8所示，根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法包括：