[发明专利]检测嵌入式锗硅外延缺失缺陷的方法

说明书

本发明公开了一种检测嵌入式锗硅外延缺失缺陷的方法，包括：步骤1，采用多晶硅氧化后锗硅外延法或者第二氮化硅间隔区后锗硅外延法在半导体硅衬底上生长锗硅外延层；步骤2，使用缺陷腐蚀剂腐蚀所述锗硅外延层，缺失缺陷部位的半导体硅衬底上会形成孔洞；步骤3，扫描所述锗硅外延层，评估锗硅外延层的生长质量并确定缺失缺陷部位的存在；步骤4，制备含有缺失缺陷部位的样品并通过透射电镜精确检测样品中缺失缺陷部位的位置。本发明可以在嵌入式锗硅外延开发和生产过程中及时发现工艺产生的缺陷，并进行具体有效的观察，有效解决现有技术中因半导体器件中存在缺失缺陷部位而导致器件良率下降的问题。

技术领域

本发明涉及半导体制造领域，尤其涉及一种检测嵌入式锗硅外延缺失缺陷的方法。

背景技术

半导体制造技术发展到纳米尺度后，等比例缩小技术面临着越来越严峻的挑战，必须采用各种新技术来提高晶体管的性能，其中应变硅(Strained Silicon)技术得到了广泛的应用，嵌入式锗硅(Embedded SiGe)是其中的一种方案。

嵌入式SiGe源漏技术通过在沟道中产生单轴压应力来提高PMOSFET的空穴迁移率，从而提高它的电流驱动能力。其原理是：通过在Si上刻蚀凹槽，选择性地外延生长SiGe层，因SiGe晶格常数与Si不匹配，在垂直沟道方向Si晶格受到拉伸产生张应力，沿沟道方向Si晶格受到压缩产生压应力。此外，由于SiGe具有较小的电阻率，可提高电流驱动能力。

对嵌入式SiGe技术影响较大的因素包括SiGe内的Ge含量，这是因为SiGe薄膜中的应变能(应力)随着层厚的增加而增加，当层厚超过某一临界厚度时，SiGe将不能形成很好的单晶结构，在生长过程中就会发生弛豫，薄膜中积累的应变会引起晶面滑移，使界面原子排列错开，应变急剧释放，以失配位错或者表面起伏的形式释放出来，在薄膜中产生大量缺陷。SiGe的缺失缺陷会导致严重的漏电，使器件完全失效，并导致CMOS器件的良率的下降。

目前检测锗硅外延缺陷的方法是利用光学反射原理对硅片表面粗糙程度不一样的点进行测量，可是这种方法无法区分实际缺陷与表面粗糙的差异，并且由于实际缺陷尺寸已经与表面粗糙程度相仿，导致大多数测出来的都是表面粗糙，不能有效地对缺陷进行观察。另外一种方法是利用TEM(透射电子显微镜)对所生长的SiGe(锗硅)薄膜进行分析，可是由于TEM所分析的样品尺寸很小，相对抓住缺陷的几率也很小，而且耗时过长，不利于缩短研发周期，很难为在线工艺窗口优化提供有效的参考价值。

发明内容

本发明为了克服以上不足，提供了一种可以在嵌入式锗硅外延开发和生产过程中及时发现工艺产生的缺陷的检测嵌入式锗硅外延缺失缺陷的方法。

为了解决上述技术问题，本发明的技术方案是：提供一种检测嵌入式锗硅外延缺失缺陷的方法，包括以下步骤：

步骤1，采用多晶硅氧化后锗硅外延法或者第二氮化硅间隔区后锗硅外延法在半导体硅衬底上生长锗硅外延层；

步骤2，以所述锗硅外延层为硬掩模，使用缺陷腐蚀剂腐蚀所述锗硅外延层，缺失缺陷部位的半导体硅衬底上会形成孔洞；

步骤3，采用光学显微镜扫描所述锗硅外延层，并利用锗硅外延层与半导体硅衬底反射率的不同来评估锗硅外延层的生长质量并确定缺失缺陷部位的存在；

步骤4，用扫描电镜精确控制聚焦离子束来制备含有缺失缺陷部位的样品并通过透射电镜精确检测样品中缺失缺陷部位的位置。

作为优选，所述锗硅外延层的厚度为100-1000埃。

作为优选，步骤2中：采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀锗硅外延层。

作为优选，干法刻蚀工艺中，采用等离子体刻蚀工艺。

作为优选，干法刻蚀工艺中，采用HBr与O2的混合气体作为缺陷刻蚀剂。